KR100399892B1 - Method for forming ferroelectric capacitor - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 캐패시터 형성 공정에 관한 것이며, 수소 확산, 고온 열처리 공정, 베리어 Ti 확산 및 누설전류 증가에 따른 캐패시터 특성 저하를 효과적으로 억제할 수 있는 강유전체 캐패시터 형성 방법을 제공하는데 그 목적이 있다. 본 발명은 Pt-실리사이드막의 장점을 이용하여, Ti의 확산에 의한 강유전체 특성 열화를 더욱 효과적으로 억제하기 위하여 Si층을 Pt-실리사이드 상부에 얇게 형성하여 Pt-실리사이드와 실리콘막으로 이루어진 상부전극 형성 방법을 제안하며, 누설전류 특성을 보다 향상시키기 위하여 Pt-실리사이드 하부에 Pt층을 얇게 형성하여 Pt막과 실리사이드막으로 이루어진 상부전극 형성 방법을 제안한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a ferroelectric capacitor forming process, and to providing a ferroelectric capacitor forming method capable of effectively suppressing deterioration of capacitor characteristics due to hydrogen diffusion, high temperature heat treatment process, barrier Ti diffusion, and leakage current increase. Its purpose is to. The present invention utilizes the advantages of the Pt-silicide film, in order to more effectively suppress the deterioration of the ferroelectric properties due to diffusion of Ti to form a thin Si layer on top of the Pt-silicide to form a top electrode formed of a Pt-silicide and silicon film In order to further improve the leakage current characteristics, a method of forming an upper electrode consisting of a Pt film and a silicide film by forming a thin Pt layer under the Pt-silicide is proposed.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 캐패시터 형성 공정에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a ferroelectric capacitor forming process.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.By using a ferroelectric material in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional dynamic random access memory (DRAM) device has been in progress. A ferroelectric random access memory (FeRAM) device is a nonvolatile memory device that not only stores stored information even when a power supply is cut off, but also has an operation speed comparable to that of a conventional DRAM.
FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.As the storage material of the FeRAM device, SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT) and Pb (Zr, Ti) O 3 (hereinafter referred to as PZT) thin films are mainly used. Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable remnant polarization states, making them thinner and enabling their application to nonvolatile memory devices. Nonvolatile memory devices using a ferroelectric thin film use the principle of inputting a signal by adjusting the direction of polarization in the direction of an applied electric field and storing digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. .
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페롭스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.As the ferroelectric material of the capacitor in the FeRAM element PZT, SBT, Sr x Bi y (Ta i Nb j) 2 O 9 in the conventional case of using a ferroelectric having a perovskite (perovskite) structure, such as (the SBTN) Pt, Ir The upper electrode is formed of a metal such as Ru, Pt alloy, or the like.
그런데, 이러한 금속 상부전극은 다음과 같은 여러 단점들을 가지고 있다.However, these metal upper electrodes have several disadvantages as follows.
첫째, 금속에서는 수소 원자 및 이온의 확산 속도가 매우 빠르므로 층간절연막(inter-layer dielectric), 금속배선간 절연막(inter-metal dielectric) 및 페시베이션(passivation)막 등과 같은 후속 절연막 형성 공정에서 통상적으로 발생하는 수소 원자 및 이온이 쉽게 금속 배선 및 상부전극을 통하여 강유전체로 확산하여 들어가 강유전체 특성을 열화시킨다.First, in metals, the diffusion rate of hydrogen atoms and ions is very fast, which is typically used in subsequent insulating film formation processes such as inter-layer dielectrics, inter-metal dielectrics, and passivation films. The generated hydrogen atoms and ions easily diffuse into the ferroelectric through the metal wiring and the upper electrode to deteriorate the ferroelectric properties.
둘째, 금속은 600 ℃ 이상의 고온에서 높은 이동도(mobility)를 가지므로, 캐패시터 형성 및 캐패시터 콘택 형성을 위한 식각 공정에 의해 열화된 강유전체 특성을 회복시키기 위한 후속 열공정시 상부전극의 수축(shrinkage)과 홀(hole) 및 힐락(hillock) 등의 결함 생성을 유발하여 축전 용량의 감소와 수율 저하와 같은 문제점을 야기시킨다.Second, since the metal has high mobility at a high temperature of 600 ° C. or higher, shrinkage of the upper electrode during subsequent thermal processes to restore ferroelectric properties deteriorated by an etching process for forming a capacitor and forming a capacitor contact. Defects such as holes and hillocks are caused to cause defects such as a decrease in power storage capacity and a decrease in yield.
셋째, 금속 배선 형성시에 트랜지스터 콘택에 Ti 실리사이드를 형성하기 위하여 캐패시터 상부전극 상에도 Ti, TiN, 금속막이 차례로 적층될 경우 캐패시터 상부전극으로 Ti가 빠르게 확산되어 강유전체 특성이 열화된다. 이를 방지하기 위하여 상부전극 상에 TiN막 패턴을 형성하고 Ti, TiN, 금속막을 적층하여 금속배선을 형성한다. 따라서, 상부전극 상에 TiN막 패턴 형성을 위한 마스크 공정 및 식각 공정들이 요구되어 FeRAM 소자 제조 공정 단계가 증가하고 결과적으로 생산성이 저하된다.Third, when Ti, TiN, and a metal film are sequentially stacked on the capacitor upper electrode to form Ti silicide in the transistor contact at the time of forming the metal wiring, Ti is rapidly diffused into the capacitor upper electrode, thereby deteriorating ferroelectric characteristics. In order to prevent this, a TiN film pattern is formed on the upper electrode, and a metal wiring is formed by stacking Ti, TiN, and a metal film. Therefore, a mask process and an etching process for forming a TiN film pattern on the upper electrode are required, which increases the FeRAM device manufacturing process step and consequently decreases productivity.
이러한 금속 상부전극의 단점들을 극복하기 위하여 IrO2, RuO2등의 전도성 산화물로 상부전극을 형성하는 방법이 제시되었지만, 전도성 산화물은 일함수(work function)가 금속보다 작기 때문에 전자가 쉽게 방출되어 누설전류가 증가하는 단점이 있다.In order to overcome the shortcomings of the metal upper electrode, a method of forming the upper electrode with a conductive oxide such as IrO 2 or RuO 2 has been proposed, but since the work oxide is smaller than the metal, electrons are easily released and leak. There is a disadvantage that the current increases.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 수소 확산, 고온 열처리 공정, 베리어 Ti 확산 및 누설전류 증가에 따른 캐패시터 특성 저하를 효과적으로 억제할 수 있는 강유전체 캐패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a method of forming a ferroelectric capacitor that can effectively suppress the deterioration of capacitor characteristics due to hydrogen diffusion, high temperature heat treatment process, barrier Ti diffusion and leakage current increase. The purpose is.
도1 내지 도5는 본 발명의 일실시예에 따른 FeRAM 제조 공정 단면도.1 to 5 are cross-sectional views of a FeRAM manufacturing process according to an embodiment of the present invention.
*도면의 주요 부분에 대한 도면부호의 설명** Description of reference numerals for the main parts of the drawings *
20: 하부전극막 21: 강유전체막20: lower electrode film 21: ferroelectric film
22: 상부전극막 25, 27: Al막22: upper electrode film 25, 27: Al film
26: 금속배선간 절연막 28: 페시베이션막26: insulating film between metal wirings 28: passivation film
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 기판 상에 캐패시터의 하부전극막을 형성하는 제1 단계; 상기 캐패시터의 하부전극막 상에 강유전체막을 형성하는 제2 단계; 상기 강유전체막 상에 Pt-실리사이드막/실리콘막의 적층으로 이루어지는 상부전극막을 형성하는 제3 단계; 및 상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 선택적으로 식각하여 캐패시터 패턴을 형성하는 제4 단계를 포함하는 강유전체 캐패시터 형성 방법이 제공된다.또한, 본 발명의 다른 측면에 따르면, 소정의 하부층이 형성된 기판 상에 캐패시터의 하부전극막을 형성하는 제1 단계; 상기 캐패시터의 하부전극막 상에 강유전체막을 형성하는 제2 단계; 상기 강유전체막 상에 Pt막/Pt-실리사이드막의 적층으로 이루어지는 상부전극막을 형성하는 제3 단계; 및 상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 선택적으로 식각하여 캐패시터 패턴을 형성하는 제4 단계를 포함하는 강유전체 캐패시터 형성 방법이 제공된다.According to an aspect of the present invention for achieving the above object, a first step of forming a lower electrode film of a capacitor on a substrate on which a predetermined lower layer is formed; Forming a ferroelectric film on the lower electrode film of the capacitor; A third step of forming an upper electrode film formed of a lamination of a Pt-silicide film / silicon film on the ferroelectric film; And a fourth step of forming a capacitor pattern by selectively etching the upper electrode film, the ferroelectric film, and the lower electrode film. According to another aspect of the present invention, there is provided a predetermined lower layer. Forming a lower electrode film of the capacitor on the formed substrate; Forming a ferroelectric film on the lower electrode film of the capacitor; A third step of forming an upper electrode film formed of a lamination of a Pt film / Pt-silicide film on the ferroelectric film; And a fourth step of selectively etching the upper electrode film, the ferroelectric film, and the lower electrode film to form a capacitor pattern.
본 발명은 금속 및 전도성 산화물 상부전극의 단점을 보완하기 위하여 다음과 같은 장점을 갖는 Pt-실리사이드를 포함하는 적층형 상부전극을 제안한다. 첫째, Pt-실리사이드는 금속 보다 화학적 활성도(chemical activity)가 낮기 때문에 수소 원자 및 원자의 확산속도가 금속에서 보다 훨씬 낮아 후속 절연막 형성 공정시 수소 원자 및 이온이 상부전극을 통하여 강유전체로 확산하여 들어가 강유전체 특성을 열화시키는 문제점을 효과적으로 억제할 수 있다. 둘째, Pt-실리사이드는 금속과는 달리 고온에서 열역학적으로 안정하고 이동도가 낮으므로 고온 회복 열처리 공정시 상부전극의 수축, 홀 및 힐락 생성과 같은 문제점을 방지할 수 있다. 셋째, 금속 보다 치밀한 구조를 갖는 Pt-실리사이드에서는 Ti의 확산속도가 금속에서 보다 느리며 구성원소인 Si가 Ti와 반응하여 Ti-실리사이드를 형성함으로써 후속 열공정시 Ti가 강유전체로 확산하여 강유전체 특성을 열화시키는 문제점을 효과적으로 억제할 수 있다. 따라서, 금속 상부전극의 단점을 보완할 수 있다. 그리고, 일함수가 Pt 보다는 조금 작지만 전도성 산화물 보다는 훨씬 크므로 누설전류가 큰 전도성 산화물 상부전극의 단점을 보완할 수 있다. 본 발명은 이와 같은 Pt-실리사이드막의 특징을 이용하여, Ti의 확산에 의한 강유전체 특성 열화를 더욱 효과적으로 억제하기 위하여 Si층을 Pt-실리사이드 상부에 얇게 형성하여 Pt-실리사이드와 실리콘막으로 이루어진 상부전극 형성 방법을 제안하며, 누설전류 특성을 보다 향상시키기 위하여 Pt-실리사이드 하부에 Pt층을 얇게 형성하여 Pt막과 실리사이드막으로 이루어진 상부전극 형성 방법을 제안한다.The present invention proposes a stacked top electrode including Pt-silicide having the following advantages in order to compensate for the disadvantages of the metal and the conductive oxide top electrode. First, since Pt-silicide has lower chemical activity than metals, the diffusion rate of hydrogen atoms and atoms is much lower than that of metals, so that hydrogen atoms and ions diffuse into the ferroelectric through the upper electrode in the subsequent insulating film formation process. The problem which degrades a characteristic can be suppressed effectively. Secondly, unlike metal, Pt-silicide is thermodynamically stable at high temperature and has low mobility, thereby preventing problems such as shrinkage of the upper electrode, formation of holes and hillocks during the high temperature recovery heat treatment process. Third, in the Pt-silicide having a denser structure than the metal, the diffusion rate of Ti is slower than that of metal, and Si, a member element, reacts with Ti to form Ti-silicide, which causes Ti to diffuse into the ferroelectric and deteriorate ferroelectric properties during subsequent thermal processes. Can be effectively suppressed. Therefore, the disadvantage of the metal upper electrode can be compensated for. In addition, since the work function is slightly smaller than Pt but much larger than the conductive oxide, the disadvantage of the conductive oxide upper electrode having a large leakage current can be compensated for. The present invention utilizes the characteristics of the Pt-silicide film to form an upper electrode formed of Pt-silicide and a silicon film by thinly forming a Si layer on top of the Pt-silicide in order to more effectively suppress the deterioration of ferroelectric properties due to Ti diffusion. In order to further improve leakage current characteristics, a method of forming an upper electrode consisting of a Pt film and a silicide film by forming a thin Pt layer under the Pt-silicide is proposed.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.도1 내지 도5는 본 발명의 일실시예에 따른 FeRAM 소자 제조 공정도이다.Hereinafter, preferred embodiments of the present invention will be described in order to enable those skilled in the art to more easily implement the present invention. FIGS. 1 to 5 illustrate one embodiment of the present invention. FeRAM device manufacturing process chart according to the example.
본 실시예에 따른 FeRAM 소자 제조 공정은 먼저, 도1에 도시한 바와 같이 반도체 기판(10) 상에 형성된 게이트 절연막(12), 게이트 전극(13) 및 소오스·드레인(14)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10) 상부에 BPSG 등으로 제1 층간절연막(15)을 형성하고, 상기 제1 층간절연막(15) 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 소오스·드레인(14)과 연결되는 비트라인(16)을 형성한다. 이어서, 비트라인(16) 형성이 완료된 전체 구조 상에 제2 층간절연막(17)을 형성하고, 제2 층간절연막(17) 상에 고온 산화막(high temperature oxide, HTO) 등으로 페시베이션 산화막(passivation oxide)(18)을 형성한다. 도면에서 도면부호 '11'은 필드 산화막을 나타낸다.In the FeRAM device fabrication process according to the present embodiment, first, as shown in FIG. 1, the transistor is formed of the gate insulating film 12, the gate electrode 13, and the source and drain 14 formed on the semiconductor substrate 10. The first interlayer insulating film 15 is formed on the completed semiconductor substrate 10 by BPSG or the like, and is connected to the source and drain 14 of the transistor through a contact hole formed in the first interlayer insulating film 15. (16) is formed. Subsequently, a second interlayer insulating film 17 is formed on the entire structure where the bit line 16 is formed, and a passivation oxide film (passivation) is performed on the second interlayer insulating film 17 by a high temperature oxide (HTO) or the like. oxide) 18. In the drawing, reference numeral 11 denotes a field oxide film.
다음으로, 도2에 도시한 바와 같이 페시베이션 산화막(18) 상에 TiOx, Ti 등으로 접착층(adhesion layer)(19)을 형성하고, 접착층(19) 상에 Pt, Ir, Ru, Pt 합금, 단일산화물(RuO2, IrO2, (La,Sr)CoO3등) 또는 이들 금속과 산화물의 복합재료, Pt-실리사이드 등으로 하부전극막(20)을 형성한다.Next, as shown in FIG. 2, an adhesion layer 19 is formed on the passivation oxide film 18 by TiO x , Ti, or the like, and Pt, Ir, Ru, Pt alloy is formed on the adhesion layer 19. , The lower electrode film 20 is formed of a single oxide (RuO 2 , IrO 2 , (La, Sr) CoO 3, etc.) or a composite material of these metals and oxides, Pt-silicide, or the like.
이어서, 하부전극막(20) 상에 PbTiO3, (Pb, La)TiO3등의 페롭스카이트(perovskite) 또는 SrBi2Ta2O9, SrBi2(Ta,Nb)2O9등과 같은 Bi-레이어드(Bi-layered) 페롭스카이트 구조의 강유전체막(21)을 형성한다. 이어서, 강유전체막(21) 상에 상부전극막(22)을 형성한다.Subsequently, perovskite such as PbTiO 3 , (Pb, La) TiO 3 , or Bi- such as SrBi 2 Ta 2 O 9 , SrBi 2 (Ta, Nb) 2 O 9, etc. may be formed on the lower electrode layer 20. A ferroelectric film 21 having a layered (Bi-layered) perovskite structure is formed. Next, the upper electrode film 22 is formed on the ferroelectric film 21.
상기 상부전극막(22)은 금속배선 형성 공정시 Ti의 확산에 의한 강유전체 특성 저하를 효과적으로 방지하기 위하여 Pt-실리사이드 상에 10 Å 내지 50 Å 두께의 실리콘막을 형성하여 Pt-실리사이드막 및 실리콘막의 적층 구조로 형성할 수 있으며, 누설전류 특성을 향상시키기 위하여 Pt-실리사이드 아래에 100 Å 내지 1000 Å 두께의 Pt막을 형성하여 Pt막 및 Pt-실리사이드막의 적층구조로 형성할 수 있다.The upper electrode layer 22 is formed of a silicon film having a thickness of 10 50 to 50 상 에 on the Pt-silicide to effectively prevent deterioration of the ferroelectric property due to diffusion of Ti during the metallization forming process, thereby stacking the Pt-silicide film and the silicon film. In order to improve leakage current characteristics, a Pt film having a thickness of 100 kV to 1000 kV may be formed under the Pt-silicide to form a stacked structure of the Pt film and the Pt-silicide film.
Pt-실리사이드는 스퍼터링(sputtering), 이온 도금(ion-plating) 및 유기금속화학기상증착법(metal organic chemical vapor deposition)으로 형성한다. 한편, Pt 소오스(source)와 Si 소오스를 동시에 사용하여 Pt-실리사이드 단일막을 형성할 수 있다. 예컨데, 스퍼터링법의 경우 Pt-Si 타겟을 이용하여 Pt-실리사이드막을 형성할 수 있다. 또한, Pt막을 먼저 형성한 후 Si 소오스를 사용하여 Pt막 상에 Si막을 형성하고 Si/Pt 이중막을 질소분위기에서 400 ℃ 내지 700 ℃ 온도로 열처리하여 Pt-실리사이드를 형성할 수도 있다.Pt-silicide is formed by sputtering, ion-plating and metal organic chemical vapor deposition. Meanwhile, a Pt-silicide single layer may be formed by simultaneously using a Pt source and a Si source. For example, in the case of the sputtering method, a Pt-silicide film may be formed using a Pt-Si target. In addition, after forming the Pt film first, the Si film is formed on the Pt film using a Si source, and the Si / Pt double film may be heat-treated at 400 ° C. to 700 ° C. in a nitrogen atmosphere to form Pt-silicide.
다음으로, 마스크 공정 및 식각 공정 등으로 상부전극막(22), 강유전체막(21), 하부전극막(20)을 패터닝하여 캐패시터 패턴을 형성한 후, 패터닝을 위한 식각 과정에서 열화된 강유전체 특성을 회복시켜주기 위한 열처리 공정을 실시한다.Next, the capacitor pattern is formed by patterning the upper electrode layer 22, the ferroelectric layer 21, and the lower electrode layer 20 by using a mask process and an etching process, and then deteriorate the ferroelectric characteristics during the etching process for patterning. A heat treatment process is performed to recover.
다음으로, 도3에 도시한 바와 같이 전체 구조 상에 USG(undoped silicate glass) SiO2또는 BPSG(borophospho silicate glass)로 이루어지는 제3 층간절연막(23)을 형성한다. 이때, Si(OC2H5)4, B(OC2H5)3, P(OC2H5)5등의 TEOS계 가스와 O3를 사용하여 제3 층간절연막(23)을 형성할 수도 있다.Next, as shown in FIG. 3, a third interlayer insulating film 23 made of USG (undoped silicate glass) SiO 2 or BPSG (borophospho silicate glass) is formed over the entire structure. In this case, the third interlayer insulating film 23 may be formed using TEOS-based gas such as Si (OC 2 H 5 ) 4 , B (OC 2 H 5 ) 3 , P (OC 2 H 5 ) 5 , and O 3 . have.
이어서, 제3 층간절연막(23)을 선택적으로 식각하여 상부전극막(22)을 노출시키는 콘택홀을 형성하고, 식각 과정에서 열화된 강유전체 특성을 회복시켜주기 위한 열처리 공정을 실시한다.Subsequently, the third interlayer insulating layer 23 is selectively etched to form a contact hole exposing the upper electrode layer 22, and a heat treatment process is performed to restore the ferroelectric properties deteriorated during the etching process.
다음으로, 제3 층간절연막(23), 페시베이션 산화막(18), 제2 층간절연막(17)및 제1 층간절연막(15)을 선택적으로 식각하여 반도체 기판(10)에 형성된 소오스·드레인(14)을 노출시키는 콘택홀을 형성한다.Next, the source and drain 14 formed on the semiconductor substrate 10 by selectively etching the third interlayer insulating film 23, the passivation oxide film 18, the second interlayer insulating film 17, and the first interlayer insulating film 15. To form a contact hole exposing
다음으로, 도4에 도시한 바와 같이 캐패시터와 트랜지스터를 연결하는 금속배선(metalization)을 위하여 TiN/Ti 등의 적층구조로 이루어지는 확산방지막(24)을 형성하고, Al막(25) 등의 금속막을 증착한 다음, Al막(25) 및 확산방지막(24)을 패터닝하여 제1 금속배선을 형성한다.Next, as shown in FIG. 4, a diffusion barrier film 24 having a stacked structure such as TiN / Ti is formed for metallization connecting the capacitor and the transistor, and a metal film such as an Al film 25 is formed. After the deposition, the Al film 25 and the diffusion barrier film 24 are patterned to form a first metal wiring.
종래 FeRAM 소자 제조 공정에서는 상기 금속배선 형성 이전에 금속 배선 및 확산방지막 형성 공정시 캐패시터의 특성이 저하되는 것을 방지하기 위하여 상부전극막과 TiN 확산방지막 패턴을 형성하였으나, 본 발명에서는 이러한 과정을 생략할 수 있다.In the conventional FeRAM device fabrication process, the upper electrode layer and the TiN diffusion barrier layer pattern were formed to prevent the deterioration of the characteristics of the capacitor during the metal interconnection and diffusion barrier layer formation process before the metal interconnection formation. Can be.
다음으로, 도5에 도시한 바와 같이 SiON/SOG(spin on glass)/SiOx의 적층 구조, USG 또는 BPSG로 이루어지는 금속배선간 절연막(26)을 형성하고, 제1 금속배선과 제2 금속배선과의 연결을 위한 비아(via) 콘택홀(도시하지 않음)을 형성하고, Al막(27) 등으로 제2 금속배선을 형성한다.Next, as shown in FIG. 5, an interlayer metal insulating film 26 made of a SiON / SOG (spin on glass) / SiO x stacked structure, USG or BPSG is formed, and the first metal wiring and the second metal wiring are formed. A via contact hole (not shown) for connection with the semiconductor film is formed, and a second metal wiring is formed using the Al film 27 or the like.
이후, 전체 구조 상에 Si3N4또는 USG 등으로 페시베이션막(28)을 형성한다.Thereafter, the passivation film 28 is formed of Si 3 N 4 or USG on the entire structure.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 FeRAM 소자의 캐패시터 형성시 상부전극을 Pt-실리사이드/실리콘 적층 구조 또는 Pt/Pt-실리사이드 적층 구조로 형성함으로써 고온 회복 열처리 공정시 상부전극의 수축, 홀 및 힐락의 생성을 방지할 수 있다. 특히, Pt-실리사이드/실리콘 적층 구조로 상부전극막을 형성하는 경우, 별도의 확산방지막 형성 공정 없이 Ti의 확산에 의한 강유전체 특성 열화를 방지할 수 있고, 층간절연막, 금속배선간 절연막 및 페시베이션막 형성 공정시 수소 원자 및 이온 확산에 의한 강유전체 특성을 열화를 방지할 수 있다. 또한, Pt/Pt-실리사이드 적층 구조로 상부전극막을 형성하는 경우, 우수한 누설전류 특성을 확보할 수 있고 종래의 금속 및 금속산화물 상부전극을 사용한 경우보다 FeRAM 소자의 캐패시터 특성을 보다 향상시킬 수 있으며, 수율 향상, 공정 단축이 가능하다.According to the present invention, the upper electrode is formed of a Pt-silicide / silicon stack structure or a Pt / Pt-silicide stack structure when the capacitor of the FeRAM device is formed. You can prevent it. In particular, when the upper electrode layer is formed of a Pt-silicide / silicon stack structure, ferroelectric characteristics deterioration due to diffusion of Ti can be prevented without a separate diffusion barrier, and an interlayer insulating film, an intermetallic insulating film, and a passivation film are formed. It is possible to prevent deterioration of ferroelectric properties due to hydrogen atoms and ion diffusion during the process. In addition, when the upper electrode film is formed of a Pt / Pt-silicide stack structure, excellent leakage current characteristics can be ensured, and the capacitor characteristics of the FeRAM device can be improved more than the case of using a conventional metal and metal oxide upper electrode. Yield improvement and process shortening are possible.
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- 1999-06-28 KR KR10-1999-0024991A patent/KR100399892B1/en not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| JPH01189950A (en) * | 1988-01-26 | 1989-07-31 | Mitsubishi Electric Corp | Semiconductor capacitance element and its manufacture |
| JPH06244133A (en) * | 1993-02-22 | 1994-09-02 | Matsushita Electron Corp | Semiconductor device and its manufacture |
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