KR100296128B1 - Capacitor Manufacturing Method of Ferroelectric Memory Device - Google Patents
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Abstract
본 발명은 고온, 산소 분위기의 후속 열처리 공정 후에도 접착력이 저하되지 않고, 표면이 거칠어지지 않는 강유전체 메모리 소자의 캐패시터 제조 방법에 관한 것으로, Pt/Ir/Ti 3중층 또는 Pt/Ir/Ta 을 이용하여 고온, 산소 분위기의 후속 열처리 공정을 거친 후에도 접착력이 저하되거나 표면 거칠기가 증가되지 않는 캐패시터의 하부전극을 형성하는데 그 특징이 있다. Pt/Ir/Ti 3중층의 경우를 예로서 설명하면, 후속 열처리 공정에서 Pt/Ir/Ti 3중층 중, Ir/Ti층은 상호확산과 반응에 의해 IrTi3/Ti 이중층을 형성하여 층간산화막과의 접착력을 향상시키고, Pt/Ir층은 (Pt,Ir) 합금층을 형성하므로 Pt 단일층인 경우에 비하여 산소의 확산을 효과적으로 억제하여 하부 IrTi3층의 산화를 억제시킨다. 또한, (Pt,Ir) 합금층은 Ir 단일층에 비하여 내산화성이 획기적으로 향상되어 IrO2형성에 의한 표면 거칠기 증가를 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a ferroelectric memory device, in which adhesive strength does not decrease even after a subsequent heat treatment step of a high temperature and oxygen atmosphere, and the surface is not roughened, using Pt / Ir / Ti triple layer or Pt / Ir / Ta. It is characterized by forming a lower electrode of a capacitor which does not degrade in adhesion or increase in surface roughness even after a subsequent heat treatment of a high temperature and oxygen atmosphere. In the case of the Pt / Ir / Ti triple layer as an example, in the subsequent heat treatment step, among the Pt / Ir / Ti triple layers, the Ir / Ti layer forms an IrTi 3 / Ti double layer by interdiffusion and reaction to form an interlayer oxide film. The adhesion of the Pt / Ir layer is improved, and the Pt / Ir layer forms a (Pt, Ir) alloy layer, which effectively suppresses the diffusion of oxygen compared to the Pt single layer, thereby suppressing oxidation of the lower IrTi 3 layer. In addition, the (Pt, Ir) alloy layer can significantly improve the oxidation resistance compared to the Ir single layer, thereby preventing an increase in surface roughness due to the formation of IrO 2 .
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 층간산화막과 하부전극간의 접착력을 보다 향상시킬 수 있는 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a capacitor capable of further improving the adhesion between the interlayer oxide film and the lower electrode.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM 소자의 유전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용되는데, 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.FeRAM (ferroelectric random access memory) is a nonvolatile memory device that not only has the advantage of storing the stored information even when the power is cut off, but also the operation speed is comparable to the existing dynamic random access memory (DRAM). Be in the spotlight. SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT) and Pb (Zr x Ti 1-x ) O 3 (hereinafter referred to as PZT) thin films are mainly used as the dielectric materials of the FeRAM device. In order to obtain excellent ferroelectric properties of the ferroelectric film, upper and lower electrode materials are used. Selection and control of appropriate processes is essential.
특히, FeRAM 소자의 강유전체로 이층 페롭스카이트(Bi-layered perovskite) 구조를 갖는 SrBi2TaO9등을 사용할 경우 결정화 및 회복 열처리(recovery anneal)가 고온의 산소 분위기에서 이루어지기 때문에 층간 산화막과의 접착력이 우수하고 표면이 평탄하여 단락이 일어나지 않는 하부 전극 형성 방법의 개발이 매우 중요하다.Particularly, when SrBi 2 TaO 9 having a bi-layered perovskite structure is used as a ferroelectric for FeRAM devices, crystallization and recovery anneal are performed in a high temperature oxygen atmosphere, and thus adhesion to interlayer oxide films It is very important to develop a method for forming a lower electrode in which this excellent and flat surface does not cause a short circuit.
현재 하부전극으로 이용되고 있는 Pt막은 산화막과의 접착력이 양호하지 않다. 접착력 불량은 이후 공정의 진행을 불가능하게 하므로 일반적으로 Pt 하부전극과 층간산화막 사이의 접착층으로 Ti막을 많이 이용하고 있다. 그러나, 고온의 산소 분위기에서 이루어지는 후속 열처리 공정시 Pt/Ti가 상호 확산하고, Pt막으로 쉽게 확산되는 산소에 의해 Pt 하부전극 내에서 Ti의 산화가 일어나 하부전극의 부피가 팽창된다. 이러한 부피 팽창은 접착력을 저하시킬 뿐만 아니라 표면 거칠기(roughness)를 증가시켜 단락(short)의 발생 확률을 증가시킨다.Pt film, which is currently used as the lower electrode, does not have good adhesion with the oxide film. Since poor adhesive force makes it impossible to proceed with the subsequent process, Ti film is generally used as an adhesive layer between the Pt lower electrode and the interlayer oxide film. However, in the subsequent heat treatment process in a high temperature oxygen atmosphere, the Pt / Ti diffuses and the oxygen easily diffuses into the Pt film, causing oxidation of Ti in the Pt lower electrode, thereby expanding the volume of the lower electrode. This volume expansion not only degrades adhesion but also increases surface roughness, thereby increasing the probability of occurrence of short.
표면 거칠기가 증가하는 것을 억제하기 위하여, Ti층을 먼저 산화시킨 후 Pt층을 증착하여 Ti가 Pt층 내부로의 확산하는 것을 방지할 수도 있으나, Pt막과 TiOX막 계면의 접착력이 TiOX막과 층간산화막 계면의 접착력보다 취약하여 이 경우에도 막이 들리는 것을 효과적으로 억제할 수 없다.In order to suppress the surface roughness increases, Ti layer to the first was oxidized by depositing a Pt layer Ti is, but also to prevent the diffusion into the interior of Pt layer, the adhesion of the Pt film and the TiO X film interface TiO X film It is weaker than the adhesive force of the interlayer oxide film interface, so that the film cannot be effectively suppressed even in this case.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고온, 산소 분위기의 후속 열처리 공정 후에도 접착력이 저하되지 않고, 표면이 거칠어지지 않는 강유전 메모리 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is an object of the present invention to provide a method for manufacturing a capacitor of a ferroelectric memory device in which the adhesive force does not decrease even after the subsequent heat treatment process of a high temperature, oxygen atmosphere is not roughened.
도1 내지 도7은 본 발명의 일실시예에 따른 강유전 메모리 소자의 캐패시터 제조 공정 단면도.1 to 7 are cross-sectional views of a capacitor manufacturing process of a ferroelectric memory device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
12: 중온산화막 13: Ti막12: middle temperature oxide film 13: Ti film
14: Ir막 15: Pt막14: Ir film 15: Pt film
16: IrTi3막 17: (Pt,Ir)합금막16: IrTi 3 film 17: (Pt, Ir) alloy film
18: 강유전체막 19: Pt막18: ferroelectric film 19: Pt film
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 산화막 상에 캐패시터의 하부전극을 이룰 Ti막, Ir막 및 Pt막을 차례로 형성하는 제1 단계; 상기 Ti막, 상기 Ir막 및 상기 Pt막을 열처리하여 적어도 (Pt,Ir)합금막, IrTi3막, Ti막을 포함하는 다층구조를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 강유전체막을 형성하는 제3 단계; 및 상기 강유전체막 상에 캐패시터의 상부전극을 형성하는 제4 단계를 포함하는 캐패시터 제조 방법을 제공한다.The present invention for achieving the above object is a first step of sequentially forming a Ti film, an Ir film and a Pt film to form a lower electrode of the capacitor on the oxide film formed on a semiconductor substrate; Heat treating the Ti film, the Ir film, and the Pt film to form a multilayer structure including at least a (Pt, Ir) alloy film, an IrTi 3 film, and a Ti film; A third step of forming a ferroelectric film on the entire structure of which the second step is completed; And a fourth step of forming an upper electrode of the capacitor on the ferroelectric film.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 산화막 상에 캐패시터의 하부전극을 이룰 Ta막, Ir막 및 Pt막을 차례로 형성하는 제1 단계; 상기 Ta막, 상기 Ir막 및 상기 Pt막을 열처리하여 적어도 (Pt,Ir)합금막, IrTa3막, Ta막을 포함하는 다층구조를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 강유전체막을 형성하는 제3 단계; 및 상기 강유전체막 상에 캐패시터의 상부전극을 형성하는 제4 단계를 포함하는 캐패시터 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a first step of sequentially forming a Ta film, an Ir film and a Pt film to form a lower electrode of the capacitor on the oxide film formed on a semiconductor substrate; Heat treating the Ta film, the Ir film, and the Pt film to form a multilayer structure including at least a (Pt, Ir) alloy film, an IrTa 3 film, and a Ta film; A third step of forming a ferroelectric film on the entire structure of which the second step is completed; And a fourth step of forming an upper electrode of the capacitor on the ferroelectric film.
본 발명은 Pt/Ir/Ti 3중층 또는 Pt/Ir/Ta 을 이용하여 고온, 산소 분위기의 후속 열처리 공정을 거친 후에도 접착력이 저하되거나 표면 거칠기가 증가되지 않는 캐패시터의 하부전극을 형성하는데 그 특징이 있다.The present invention uses the Pt / Ir / Ti triple layer or Pt / Ir / Ta to form a lower electrode of a capacitor that does not degrade adhesion or increase surface roughness even after a subsequent heat treatment of a high temperature and oxygen atmosphere. have.
Pt/Ir/Ti 3중층의 경우를 예로서 설명하면, 후속 열처리 공정에서 Pt/Ir/Ti 3중층 중, Ir/Ti층은 상호확산과 반응에 의해 IrTi3/Ti 이중층을 형성하여 층간산화막과의 접착력을 향상시키고, Pt/Ir층은 (Pt,Ir) 합금층을 형성하므로 Pt 단일층인 경우에 비하여 산소의 확산을 효과적으로 억제하여 하부 IrTi3층의 산화를 억제시킨다. 또한, (Pt,Ir) 합금층은 Ir 단일층에 비하여 내산화성이 획기적으로 향상되어 IrO2형성에 의한 표면 거칠기 증가를 방지할 수 있다.In the case of the Pt / Ir / Ti triple layer as an example, in the subsequent heat treatment step, among the Pt / Ir / Ti triple layers, the Ir / Ti layer forms an IrTi 3 / Ti double layer by interdiffusion and reaction to form an interlayer oxide film. The adhesion of the Pt / Ir layer is improved, and the Pt / Ir layer forms a (Pt, Ir) alloy layer, which effectively suppresses the diffusion of oxygen compared to the Pt single layer, thereby suppressing oxidation of the lower IrTi 3 layer. In addition, the (Pt, Ir) alloy layer can significantly improve the oxidation resistance compared to the Ir single layer, thereby preventing an increase in surface roughness due to the formation of IrO 2 .
본 발명의 일실시예에 따른 강유전 메모리 소자의 캐패시터 제조 방법을 도1 내지 도7을 참조하여 상세히 설명한다.A method of manufacturing a capacitor of a ferroelectric memory device according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 7.
먼저, 도1에 도시한 바와 같이 하부 트랜지스터(도시하지 않음) 형성 공정이 완료된 반도체 기판(10) 상에 BPSG(borophospho silicate glass)(11)를 플로우(flow)하여 평탄화를 하고, BPSG(11) 상에 중온산화막(medium temperature oxide, MTO)(12)을 증착한 다음, 중온산화막(12) 상에 50 Å 내지 500 Å 두께의 Ti막(13)을 형성한다.First, as shown in FIG. 1, a BPSG (borophospho silicate glass) 11 flows on the semiconductor substrate 10 on which a lower transistor (not shown) forming process is completed, and the planarization is performed. After depositing a medium temperature oxide (MTO) 12 on the Ti film 13, a Ti film 13 having a thickness of 50 kPa to 500 kPa is formed on the mesooxidized film 12.
다음으로, 도2에 도시한 바와 같이 Ti막(13) 상에 각각 500 Å 내지 2000 Å 두께를 갖는 Ir막(14) 및 Pt막(15)을 형성한다.Next, as shown in Fig. 2, an Ir film 14 and a Pt film 15 having a thickness of 500 GPa to 2000 GPa are formed on the Ti film 13, respectively.
다음으로, 전기로를 이용하여 400 ℃ 내지 900 ℃ 온도의 산소 분위기에서 10분 내지 2시간 동안 열처리를 실시하여 도3에 도시한 바와 같이 (Pt,Ir)합금막(17)/Ir막(14)/IrTi3막(16)/Ti막(13)으로 이루어지는 다층구조를 형성한다. 이때, Ir막(14)은 (Pt, Ir) 합금막(17) 및 IrTi3막(16) 형성시 Ir이 모두 소모되어 형성되지 않을 수도 있다. 즉, 열처리 후 (Pt,Ir)합금막(17)/IrTi3막(16)/Ti막(13)으로 이루어지는 다층구조가 형성될 수도 있다.Next, heat treatment is performed for 10 minutes to 2 hours in an oxygen atmosphere at a temperature of 400 ° C. to 900 ° C. using an electric furnace, so that the (Pt, Ir) alloy film 17 / Ir film 14 is shown in FIG. 3. A multilayer structure composed of the / IrTi 3 film 16 and the Ti film 13 is formed. At this time, the Ir film 14 may not be formed because both Ir is consumed when the (Pt, Ir) alloy film 17 and the IrTi 3 film 16 are formed. That is, after the heat treatment, a multi-layer structure composed of (Pt, Ir) alloy film 17 / IrTi 3 film 16 / Ti film 13 may be formed.
이때, 열처리 공정은 전기로를 이용하는 방법을 대신하여 급속열처리(rapid thermal process, RTP) 방법을 이용할 수도 있으며, 산소 분위기 대신 질소 또는 아르곤 분위기에서 실시할 수도 있다.At this time, the heat treatment process may use a rapid thermal process (RTP) method instead of the method using an electric furnace, may be carried out in nitrogen or argon atmosphere instead of oxygen atmosphere.
다음으로, 스핀 코팅(spin coating), LSMCD(liquid source mixed chemical deposition), 화학기상증착(chemical vapor deposition, CVD) 또는 물리기상증착(physical vapor deposition, PVD) 등의 통상적인 방법을 이용하여 도4에 도시한 바와 같이 (Pt,Ir)합금막(17) 상에 Sr, Bi, Ta 및 O 원소를 포함하는 강유전체막( Y-1) 또는 Pb(ZrxTi1-x)O3등의 강유전체막(18)을 증착하고, 600 ℃ 내지 900 ℃의 산소 분위기에서 결정화를 위한 열처리 공정을 실시한다. 이때, 강유전체막(18)을 MOCVD(metal organic chemical vapor deposition) 또는 물리기상증착법으로 형성할 경우 500 ℃ 내지 700 ℃의 고온에서 결정성 형태로 증착하여 후속 결정화 열처리를 실시하지 않을 수도 있다.Next, FIG. 4 using conventional methods such as spin coating, liquid source mixed chemical deposition (LSMCD), chemical vapor deposition (CVD), or physical vapor deposition (PVD) Ferroelectric films such as ferroelectric films (Y-1) or Pb (Zr x Ti 1-x ) O 3 containing Sr, Bi, Ta, and O elements on the (Pt, Ir) alloy film 17 as shown in FIG. The film 18 is deposited and subjected to a heat treatment process for crystallization in an oxygen atmosphere of 600 ° C to 900 ° C. In this case, when the ferroelectric film 18 is formed by metal organic chemical vapor deposition (MOCVD) or physical vapor deposition, it may not be carried out by the subsequent crystallization heat treatment by depositing in a crystalline form at a high temperature of 500 ℃ to 700 ℃.
이어서, 강유전체막(18) 상에 상부전극을 형성하기 위하여 500 Å 내지 3000 Å 두께의 Pt막(19)을 증착한다.Subsequently, to form an upper electrode on the ferroelectric film 18, a Pt film 19 having a thickness of 500 kV to 3000 kV is deposited.
다음으로, 통상적인 포토리소그래피(photolithography) 방법을 이용하여 도5에 도시한 바와 같이 상부전극 부분을 제외한 나머지 부분의 Pt막(19)을 식각 공정으로 제거한다.Next, using the conventional photolithography method, as shown in FIG. 5, the Pt film 19 of the remaining portions except for the upper electrode portion is removed by an etching process.
다음으로, 도6에 도시한 바와 같이 강유전체막(18), (Pt,Ir) 합금막(17), Ir막(14), IrTi3막(16), Ti막(13)을 선택적으로 식각하여 캐패시터 구조를 형성한다.Next, as shown in FIG. 6, the ferroelectric film 18, the (Pt, Ir) alloy film 17, the Ir film 14, the IrTi 3 film 16, and the Ti film 13 are selectively etched. Form a capacitor structure.
다음으로, 도7에 도시한 바와 같이 보호산화막(capping oxide)(20) 및 층간산화막(21)을 형성하고, 층간산화막(21) 및 보호산화막(20)을 선택적으로 식각하여 Pt막(19)을 노출시키는 제1 콘택홀과 층간산화막(21), 보호산화막(20), 중온산화막(12) 및 BPSG(11)를 선택적으로 식각하여 트랜지스터의 접합영역(도시하지 않음)을 노출시키는 제2 콘택홀을 형성하고, 식각 손상(etch damage)에 의해 소멸되었던 강유전성을 회복하기 위하여 회복 열처리(recovery anneal) 공정을 실시한 다음, 제1 콘택홀 및 제2 콘택홀을 통하여 캐패시터의 상부전극인 Pt막(19)과 트랜지스터의 접합영역을 연결하는 금속배선을 TiN/Ti막(22) 및 Al막(23)으로 형성한다.Next, as illustrated in FIG. 7, a protective oxide film 20 and an interlayer oxide film 21 are formed, and the Pt film 19 is selectively etched by selectively etching the interlayer oxide film 21 and the protective oxide film 20. The second contact hole to expose the junction region (not shown) of the transistor by selectively etching the first contact hole and the interlayer oxide film 21, the protective oxide film 20, the intermediate temperature oxide film 12, and the BPSG 11 exposing the first contact hole. After forming a hole and performing a recovery anneal process to recover the ferroelectricity that was extinguished by etch damage, a Pt film, which is the upper electrode of the capacitor, is formed through the first contact hole and the second contact hole. 19) and a metal wiring connecting the junction region of the transistor with the TiN / Ti film 22 and the Al film 23 are formed.
전술한 본 발명의 일실시예에서 Ti막(13)을 Ta막으로 형성할 수도 있다. 이 경우 Pt/Ir/Ta 3중층을 형성하고, 산소 분위기에서 열처리하여 (Pt,Ir)합금막/Ir막/IrTa3막/Ta막으로 이루어지는 다층구조 또는 (Pt,Ir)합금막/IrTa3막/Ta막으로 이루어지는 다층 구조를 형성한다.In one embodiment of the present invention described above, the Ti film 13 may be formed of a Ta film. In this case, a Pt / Ir / Ta triple layer is formed and thermally treated in an oxygen atmosphere to form a (Pt, Ir) alloy film / Ir film / IrTa 3 film / Ta film or a (Pt, Ir) alloy film / IrTa 3 A multilayer structure composed of a film / Ta film is formed.
또한, 상기 캐패시터의 상부전극을 이루는 Pt막(19)을 대신하여 Ir막 또는 IrO2막을 형성할 수도 있다.In addition, an Ir film or an IrO 2 film may be formed in place of the Pt film 19 forming the upper electrode of the capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 (Pt,Ir)합금막/Ir막/IrTi3막/Ti막(또는 Ta막)으로 이루어지는 다층 구조의 하부 전극은 IrTi3막/Ti막(또는 Ta막)이 층간산화막과 하부전극의 접착력을 유지하고, 각 원소가 상호 확산하여 합금층을 형성하므로 접착력이 취약한 부분을 제거할 수 있으며, 후속의 고온, 산소 분위기에서 실시되는 강유전체의 결정화 및 회복 열처리 공정 이후에도 접착력이 저하되는 문제를 해결 할 수 있다. 이를 통하여 후속 식각 및 세정 공정에서 막의 들림(lifting) 문제를 해결하여 FeRAM 소자 제조 공정을 안정화시키고 하부 전극의 표면 거칠기 증가에 의한 단락을 방지할 수 있으므로 FeRAM 소자의 수율을 향상시킬 수 있다.The present invention composed as described above (Pt, Ir) alloy layer / Ir layer / IrTi 3 film / Ti film (or a Ta film), the lower electrode of the multi-layer structure composed of the IrTi 3 film / Ti film (or a Ta film) layers The adhesion between the oxide film and the lower electrode is maintained, and each element diffuses to form an alloy layer, thereby eliminating a weak portion of the adhesion, and the adhesion even after the crystallization and recovery heat treatment process of the ferroelectric in a high temperature and oxygen atmosphere. The problem of deterioration can be solved. As a result, it is possible to stabilize the FeRAM device fabrication process by preventing the film lifting problem in the subsequent etching and cleaning processes and to prevent a short circuit due to the increase in the surface roughness of the lower electrode, thereby improving the yield of the FeRAM device.
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