KR100545702B1 - Capacitor diffusion barrier film formation of ferroelectric memory device - Google Patents

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Abstract

본 발명은 확산방지막 형성을 위한 고온 공정에서 금속 상부전극의 특성이 저하되는 것을 방지할 수 있는 강유전체 메모리 소자의 확산방지막 형성 방법에 관한 것으로, 반도체 기판 상부에 하부전극, 강유전체막 및 금속 상부전극으로 이루어지는 캐패시터를 형성하고, 전체 구조 상에 제1 확산방지막을 형성한 다음, 상대적으로 높은 온도에서 상기 제1 확산방지막 보다 두꺼운 제2 확산방지막을 형성하는 강유전체 메모리 소자 제조 방법을 제공한다. 본 발명은 강유전체 메모리 소자의 캐패시터 확산방지막 형성을 위한 고온 증착 공정에서 상부전극의 거칠기 증가 및 힐락 형성을 억제하기 위하여, TEOS 및 O2 가스를 이용하여 저온에서 얇은 막을 증착한 후 증착속도 및 균일도 확보하기 위하여 고온에서 상대적으로 두꺼운 막을 증착하는 이중 공정(two-step)을 실시하는데 특징이 있다.The present invention relates to a method of forming a diffusion barrier of a ferroelectric memory device capable of preventing the characteristics of the metal upper electrode from deteriorating in a high temperature process for forming a diffusion barrier, and comprising a lower electrode, a ferroelectric layer, and a metal upper electrode on a semiconductor substrate. A method of manufacturing a ferroelectric memory device is provided, wherein a capacitor is formed, a first diffusion barrier layer is formed on an entire structure, and a second diffusion barrier layer is thicker than the first diffusion barrier layer at a relatively high temperature. The present invention is to secure the deposition rate and uniformity after depositing a thin film at low temperature using TEOS and O 2 gas in order to suppress the increase in the roughness of the upper electrode and the formation of hillock in the high temperature deposition process for forming the capacitor diffusion barrier film of the ferroelectric memory device To do so, it is characterized by carrying out a two-step deposition of a relatively thick film at high temperature.

FeRAM, 강유전체, 확산방지, 이중 공정, 저온, 고온, TEOSFeRAM, Ferroelectric, Diffusion Proof, Dual Process, Low Temperature, High Temperature, TEOS

Description

강유전체 메모리 소자의 캐패시터 확산방지막 형성 방법{METHOD FOR FORMING CAPACITOR DIFFUSION BARRIER OF FERAM} A method of forming a capacitor diffusion barrier of a ferroelectric memory device {METHOD FOR FORMING CAPACITOR DIFFUSION BARRIER OF FERAM}             

도1 내지 도6은 본 발명의 일실시예에 따른 FeRAM 제조 공정 단면도.1 to 6 are cross-sectional views of a FeRAM manufacturing process according to an embodiment of the present invention.

*도면의 주요 부분에 대한 도면부호의 설명** Description of reference numerals for major parts of the drawings

20A: 하부전극 21A: 강유전체막 패턴20A: lower electrode 21A: ferroelectric film pattern

22A: 상부전극 24: TEOS-SiO2 캐패시터 확산방지막22A: upper electrode 24: TEOS-SiO 2 capacitor diffusion barrier

본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 캐패시터의 특성 및 수율 향상을 위한 강유전체 메모리 소자의 캐패시터의 확산방지막 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a diffusion barrier of a capacitor of a ferroelectric memory device for improving the characteristics and yield of the capacitor.

반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.By using a ferroelectric material in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional dynamic random access memory (DRAM) device has been in progress. A ferroelectric random access memory (FeRAM) device is a nonvolatile memory device that not only stores stored information even when a power supply is cut off, but also has an operation speed comparable to that of a conventional DRAM.

강유전체 기억소자의 축전물질로는 SrxBiyTa2O9 (이하 SBT)와 Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.Sr x Bi y Ta 2 O 9 (hereinafter referred to as SBT) and Pb (Zr x Ti 1-x ) O 3 (hereinafter referred to as PZT) thin films are mainly used as storage materials for ferroelectric memory devices. Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable remnant polarization states, making them thinner and enabling their application to nonvolatile memory devices. Nonvolatile memory devices using a ferroelectric thin film use the principle of inputting a signal by adjusting the direction of polarization in the direction of an applied electric field and storing digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. .

FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNb j)2O9(이하 SBTN) 등의 페롭스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다. 이 경우 평탄화 산화물(intermediate level dielectric) 형성 공정시 발생하는 수소가 상부전극을 통하여 강유전체로 확산되어 강유전체 특성을 열화(degradation)시킨다. 이와 같은 수소의 확산에 의한 열화를 방지하기 위하여 상부전극과 평탄화 산화물 사이에 확산방지막(capacitor level dielectric)을 형성한다. 통상적인 확산방지막 형 성 방법 중의 하나는 TEOS(Tetra-Ethyl-Ortho-Silicate)와 O2 가스를 이용하여 CVD법으로 SiO2막을 증착하는 것이다. 이때 증착속도(deposition rate) 및 균일도(uniformity)를 확보하기 위하여 650 ℃ 내지 750 ℃에서 증착한다. 그러나, 이와 같은 고온 증착 공정에서는 금속의 높은 이동도(mobility) 때문에 금속 상부전극의 거칠기(roughness) 증가 및 힐락(hillock) 형성을 유발하여 결과적으로 캐패시터의 특성 및 수율을 저하시키는 문제점이 있다.As the ferroelectric material of the capacitor in the FeRAM element PZT, SBT, Sr x Bi y (Ta i Nb j) 2 O 9 in the conventional case of using a ferroelectric having a perovskite (perovskite) structure, such as (the SBTN) Pt, Ir The upper electrode is formed of a metal such as Ru, Pt alloy, or the like. In this case, hydrogen generated during the formation of an intermediate level dielectric diffuses into the ferroelectric through the upper electrode, thereby degrading ferroelectric properties. In order to prevent deterioration due to the diffusion of hydrogen, a capacitor level dielectric is formed between the upper electrode and the planarization oxide. One common method of forming a diffusion barrier film is to deposit a SiO 2 film by CVD using Tetra-Ethyl-Ortho-Silicate (TEOS) and O 2 gas. At this time, in order to ensure the deposition rate (deposition rate) and uniformity (uniformity) is deposited at 650 ℃ to 750 ℃. However, in such high temperature deposition process, the high mobility of the metal (mobility) causes the roughness of the upper metal electrode and the formation of hillock (hillock), resulting in a problem of lowering the characteristics and yield of the capacitor.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 확산방지막 형성을 위한 고온 공정에서 금속 상부전극의 특성이 저하되는 것을 방지할 수 있는 강유전체 메모리 소자의 확산방지막 형성 방법을 제공하는데 그 목적이 있다.
The present invention devised to solve the above problems is to provide a method of forming a diffusion barrier of a ferroelectric memory device capable of preventing the characteristics of the metal upper electrode from deteriorating in a high temperature process for forming a diffusion barrier.

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 하부전극, 강유전체막 및 금속 상부전극으로 이루어지는 캐패시터를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 확산방지막을 형성하는 제2 단계; 및 상기 제2 단계 보다 높은 온도에서 상기 제1 확산방지막 보다 두꺼운 제2 확산방지막을 형성하는 제3 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.The present invention for achieving the above object is a first step of forming a capacitor consisting of a lower electrode, a ferroelectric film and a metal upper electrode on the semiconductor substrate; A second step of forming a first diffusion barrier layer on the entire structure of which the first step is completed; And a third step of forming a second diffusion barrier layer thicker than the first diffusion barrier layer at a higher temperature than the second step.

본 발명은 FeRAM 소자의 캐패시터 확산방지막 형성을 위한 고온 증착 공정에 서 상부전극의 거칠기 증가 및 힐락 형성을 억제하기 위하여, TEOS 및 O2 가스를 이용하여 저온에서 얇은 막을 증착한 후 증착속도 및 균일도 확보하기 위하여 고온에서 상대적으로 두꺼운 막을 증착하는 이중 공정(two-step)을 실시하는데 특징이 있다.The present invention is to secure the deposition rate and uniformity after depositing a thin film at low temperature using TEOS and O 2 gas in order to suppress the increase in the roughness of the upper electrode and the formation of hillock in the high temperature deposition process for forming a capacitor diffusion barrier film of the FeRAM device To do so, it is characterized by carrying out a two-step deposition of a relatively thick film at high temperature.

이하, 첨부된 도면 도1 내지 도6을 참조하여 본 발명의 일실시예에 따른 강유전체 메모리 소자의 캐패시터 형성 방법을 상세히 설명한다.Hereinafter, a method of forming a capacitor of a ferroelectric memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도1에 도시한 바와 같이 반도체 기판(10) 상에 형성된 게이트 절연막(12), 게이트 전극(13) 및 소오스 ·드레인(14)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10) 상부에 제1 층간절연막(15)을 형성하고, 상기 제1 층간절연막(15) 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 소오스·드레인 영역(14)과 연결되는 비트라인(16)을 형성한 다음, 평탄화 산화물(intermediate level dielectric) 형성을 위하여 BPSG(boro phospho silicate glass) 등으로 제2 층간절연막(17)을 형성하고, 제2 층간절연막(17) 상에 고온 산화막(high temperature oxide, HTO) 등으로 페시베이션 산화막(passivation oxide)(18)을 형성한다. 도면에서 도면부호 '11'은 필드 산화막을 나타낸다.First, as shown in FIG. 1, a first transistor is formed on the semiconductor substrate 10 on which the transistors formed of the gate insulating film 12, the gate electrode 13, and the source and drain 14 formed on the semiconductor substrate 10 are completed. An interlayer insulating layer 15 is formed, and a bit line 16 connected to the source / drain region 14 of the transistor is formed through a contact hole formed in the first interlayer insulating layer 15, and then planarized oxide. A second interlayer insulating film 17 is formed of borophospho silicate glass (BPSG) or the like to form a level dielectric, and a passivation oxide film of high temperature oxide (HTO) is formed on the second interlayer insulating film 17. passivation oxide) 18 is formed. In the drawing, reference numeral 11 denotes a field oxide film.

다음으로, 도2에 도시한 바와 같이 페시베이션 산화막(18) 상에 Ti, Ta, TiOx, TaOx 등으로 접착층(adhesion layer)(19)을 형성하고, 접착층(19) 상에 Pt, Ir, Ru, Pt 합금, RuO2, IrO2, LSCO(La-Sr-Cu-O), YBCO(Y-Ba-Cu-O) 등으로 하부전극을 이룰 전도막(20)을 형성한다. 이어서, SBT, SBTN 등을 이용하여 물리기상증착법(physical vapor deposition, PVD), 화학기상증착법(chemical vapor deposition, CVD), 스핀 코팅(spin-coating), LSMCD(liquid source mist chemical deposition) 등의 방법으로 강유전체막(21)을 형성한다. 이어서, 결정화를 위하여 650 ℃ 내지 800 ℃ 정도에서 약 30분 동안 후속 열처리 공정을 실시하고, 강유전체막(21) 상에 Pt, Ir, Ru, Pt 합금 등으로 상부전극을 이룰 1500 Å 내지 2000 Å 두께의 금속막(22)을 형성한다. 이어서, 상부전극 형성을 위한 식각 과정을 용이하게 하기 위하여 TiN, TiOx, SiO2 등으로 하드 마스크(hard mask)층(23)을 형성한다.Next, as shown in FIG. 2, an adhesion layer 19 is formed on the passivation oxide film 18 using Ti, Ta, TiO x , TaO x, or the like, and Pt, Ir is formed on the adhesion layer 19. The conductive film 20 forming the lower electrode is formed of Ru, Pt alloy, RuO 2 , IrO 2 , LSCO (La-Sr-Cu-O), YBCO (Y-Ba-Cu-O), or the like. Subsequently, methods such as physical vapor deposition (PVD), chemical vapor deposition (CVD), spin-coating, liquid source mist chemical deposition (LSMCD), and the like using SBT and SBTN are used. The ferroelectric film 21 is formed. Subsequently, a subsequent heat treatment process is performed at about 650 ° C. to 800 ° C. for about 30 minutes for crystallization, and the upper electrode is made of Pt, Ir, Ru, Pt alloy, etc. on the ferroelectric film 21 to have a thickness of 1500 kV to 2000 kPa. A metal film 22 is formed. Subsequently, in order to facilitate the etching process for forming the upper electrode, a hard mask layer 23 is formed of TiN, TiO x , SiO 2, or the like.

다음으로, 도3에 도시한 바와 같이 마스크 공정 및 식각 공정 등을 실시하여 상부전극(22A) 패턴을 형성하고, 강유전체막(21), 전도막(20) 및 접착층(19)을 패터닝하여 강유전체막 패턴(21A), 하부전극(20A) 및 접착층 패턴(19A)을 형성한다. 이어서, 식각 충격에 의해 열화된 강유전체 특성을 회복시키기 위하여 600 ℃ 내지 800 ℃ 정도에서 약 30분 동안 1차 회복 열처리를 실시한다.Next, as shown in FIG. 3, a mask process and an etching process are performed to form the upper electrode 22A pattern, and the ferroelectric film 21, the conductive film 20, and the adhesive layer 19 are patterned to form a ferroelectric film. The pattern 21A, the lower electrode 20A, and the adhesive layer pattern 19A are formed. Subsequently, a primary recovery heat treatment is performed at about 600 ° C. to 800 ° C. for about 30 minutes to restore the ferroelectric properties deteriorated by the etching impact.

다음으로, 도4에 도시한 바와 같이 이중(two-step) 증착 공정을 실시하여 TEOS-SiO2 캐패시터 확산방지막(24)을 형성한다. 즉, 상부전극의 거칠기 증가 및 힐락 형성을 억제하기 위하여 600 ℃ 이하의 저온에서 100 Å 내지 200 Å의 얇은 TEOS-SiO2 캐패시터 확산방지막을 증착하고, 증착속도 및 균일도 확보를 위하여 650 ℃ 내지 750 ℃의 고온에서 300 Å 내지 900 Å로 상대적으로 두꺼운 TEOS-SiO2 캐패시터 확산방지막을 증착하는 이중 공정을 실시하여 500 Å 내지 1000 Å 두께의 TEOS-SiO2 캐패시터 확산방지막(24)을 형성한다. 이때, TEOS-SiO2 캐패시터 확산방 지막(24)은 30 sccm 내지 100 sccm의 TEOS 및 0 sccm 내지 100 sccm의 O2 가스를 이용한 화학기상증착법으로 형성하며, TEOS와 O2 가스 압력은 100 mTorr 내지 1000 mTorr가 되도록 한다.Next, as shown in FIG. 4, a two-step deposition process is performed to form a TEOS-SiO 2 capacitor diffusion barrier 24. That is, in order to suppress the increase of roughness and formation of hillocks of the upper electrode, a thin TEOS-SiO 2 capacitor diffusion barrier film of 100 Å to 200 에서 is deposited at a low temperature of 600 ° C. or lower, and 650 ° C. to 750 ° C. to ensure deposition rate and uniformity. A dual process of depositing a relatively thick TEOS-SiO 2 capacitor diffusion barrier film at a high temperature of 300 kW to 900 kW is performed to form a TEOS-SiO 2 capacitor diffusion barrier 24 having a thickness of 500 kW to 1000 kW. In this case, the TEOS-SiO 2 capacitor diffusion barrier film 24 is formed by chemical vapor deposition using 30 sccm to 100 sccm of TEOS and 0 sccm to 100 sccm of O 2 gas, and the TEOS and O 2 gas pressures range from 100 mTorr to Let it be 1000 mTorr.

이어서, TEOS-SiO2 캐패시터 확산방지막(24) 상에 평탄화를 위하여 BPSG 등으로 제3 층간절연막(25)을 형성한다.Subsequently, a third interlayer insulating film 25 is formed of BPSG or the like on the TEOS-SiO 2 capacitor diffusion barrier film 24 for planarization.

다음으로, 도5에 도시한 바와 같이 제3 층간절연막(25), TEOS-SiO2 캐패시터 확산방지막(24)을 선택적으로 식각하여 상부전극(21A)을 노출시키는 캐패시터 콘택(C1)을 형성하고, 2차 회복 열처리 공정을 실시한다.Next, as shown in FIG. 5, the third interlayer dielectric layer 25 and the TEOS-SiO 2 capacitor diffusion barrier layer 24 are selectively etched to form a capacitor contact C1 exposing the upper electrode 21A. A secondary recovery heat treatment process is performed.

다음으로, 도6에 도시한 바와 같이 제3 층간절연막(25), TEOS-SiO2 캐패시터 확산방지막(24), 페시베이션 산화막(18), 제2 층간절연막(17) 및 제1 층간절연막(15)을 선택적으로 식각하여 반도체 기판(10) 내에 형성된 소오스·드레인(14)을 노출시키는 활성 콘택홀(C2)을 형성한 후, 캐패시터와 트랜지스터를 연결하는 금속배선(metalization)을 위하여 TiN/Ti 적층구조로 이루어지는 확산방지막(26)을 형성한다. 이어서, 콘택의 저항 감소를 위하여 확산방지막(26)을 열처리하여 Ti 실리사이드(도시하지 않음)를 형성하고, Al 또는 W 등으로 금속배선(27)을 형성한다.Next, as shown in FIG. 6, the third interlayer insulating film 25, the TEOS-SiO 2 capacitor diffusion barrier 24, the passivation oxide film 18, the second interlayer insulating film 17, and the first interlayer insulating film 15. ) Is selectively etched to form an active contact hole C2 exposing the source and drain 14 formed in the semiconductor substrate 10, and then layering TiN / Ti for metallization connecting the capacitor and the transistor. A diffusion barrier film 26 having a structure is formed. Subsequently, in order to reduce the resistance of the contact, the diffusion barrier 26 is heat-treated to form Ti silicide (not shown), and the metal wiring 27 is formed of Al, W, or the like.

전술한 본 발명의 일실시예에서는 TEOS 및 O2를 이용하여 이중 단계로 캐패시터 확산방지막을 형성하는 방법을 설명하였으나, 상기 캐패시터 확산방지막은 Al, Ta, ZrMg, W, Mo, Ga, Ca, Nn, Cr, Ge, Y, Hf, V 등의 산화물 또는 질화산화물을 이용하여 이중 단계로 형성할 수도 있다. In the above-described embodiment of the present invention, a method of forming a capacitor diffusion barrier layer in a double step using TEOS and O 2 has been described, but the capacitor diffusion barrier layer is Al, Ta, ZrMg, W, Mo, Ga, Ca, Nn. It may be formed in a double step using an oxide or a nitride oxide, such as Cr, Ge, Y, Hf, V.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 FeRAM 소자의 캐패시터 제조시 증착속도 및 균일도의 저하없이 금속 상부전극의 거칠기 증가 및 힐락 형성을 효과적으로 억제하여 캐패시터의 특성 및 수율을 향상시킬 수 있다.The present invention made as described above can effectively improve the characteristics and yield of the capacitor by effectively suppressing the increase in the roughness of the metal upper electrode and the formation of hillocks without deterioration of deposition rate and uniformity when manufacturing the capacitor of the FeRAM device.

Claims (6)

강유전체 메모리 소자 제조 방법에 있어서,In the ferroelectric memory device manufacturing method, 반도체 기판 상부에 하부전극, 강유전체막 및 금속 상부전극으로 이루어지는 캐패시터를 형성하는 제1 단계;Forming a capacitor including a lower electrode, a ferroelectric layer, and a metal upper electrode on the semiconductor substrate; 상기 제1 단계가 완료된 전체 구조 상에 제1 확산방지막을 형성하는 제2 단계; 및A second step of forming a first diffusion barrier layer on the entire structure of which the first step is completed; And 상기 제2 단계 보다 높은 온도에서 상기 제1 확산방지막 보다 두꺼운 제2 확산방지막을 형성하는 제3 단계A third step of forming a second diffusion barrier thicker than the first diffusion barrier at a higher temperature than the second step 를 포함하는 강유전체 메모리 소자 제조 방법.Ferroelectric memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 Pt, Ir, Ru, Pt 합금, RuO2, IrO2, LSCO(La-Sr-Cu-O) 및 YBCO(Y-Ba-Cu-O) 중 어느 하나로 형성하고, The lower electrode is formed of any one of Pt, Ir, Ru, Pt alloy, RuO 2 , IrO 2 , LSCO (La-Sr-Cu-O) and YBCO (Y-Ba-Cu-O), 상기 강유전체막을 SBT, SBTN 중 어느 하나로 형성하고,The ferroelectric film is formed of any one of SBT and SBTN, 상기 상부전극을 Pt, Ir, Ru, Pt 합금 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, wherein the upper electrode is formed of any one of Pt, Ir, Ru, and Pt alloys. 제 2 항에 있어서,The method of claim 2, 상기 캐패시터 확산방지막을,The capacitor diffusion barrier, Al, Ta, ZrMg, W, Mo, Ga, Ca, Nn, Cr, Ge, Y, Hf, V의 산화물 또는 질화산화물로 형성하거나,Formed of oxides or nitrides of Al, Ta, ZrMg, W, Mo, Ga, Ca, Nn, Cr, Ge, Y, Hf, V; TEOS-SiO2 로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that formed of TEOS-SiO 2 . 제 2 항에 있어서,The method of claim 2, 상기 제2 단계는, The second step, 600 ℃를 넘지 않는 온도에서 100 Å 내지 200 Å 두께의 제1 TEOS-SiO2 캐패시터 확산방지막을 형성하고,At a temperature not exceeding 600 ° C., to form a first TEOS-SiO 2 capacitor diffusion barrier layer having a thickness of 100 kPa to 200 kPa; 상기 제3 단계는, The third step, 650 ℃ 내지 750 ℃의 온도에서 300 Å 내지 900 Å 두께의 제2 TEOS-SiO2 캐패시터 확산방지막을 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, comprising forming a diffusion barrier of a second TEOS-SiO 2 capacitor having a thickness of 300 GPa to 900 GPa at a temperature of 650 to 750 ° C. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 단계 및 상기 제3 단계에서,In the second step and the third step, 30 sccm 내지 100 sccm의 TEOS 및 0 sccm 내지 100 sccm의 O2 가스를 이용한 화학기상증착법으로 상기 제1 및 제2 TEOS-SiO2 캐패시터 확산방지막을 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, comprising forming the first and second TEOS-SiO 2 capacitor diffusion barriers by chemical vapor deposition using 30 sccm to 100 sccm of TEOS and 0 sccm to 100 sccm of O 2 gas. 제 5 항에 있어서,The method of claim 5, 상기 제2 단계 및 상기 제3 단계에서,In the second step and the third step, TEOS와 O2 가스 압력은 100 mTorr 내지 1000 mTorr가 되도록 하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, wherein the TEOS and O 2 gas pressures are 100 mTorr to 1000 mTorr.
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