KR100599432B1 - Method for forming metal wire of FeRAM - Google Patents

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Abstract

본 발명은 장벽금속층을 이루는 Ti의 확산에 의한 캐패시터의 분극 특성 저하 및 Al막과 Pt의 반응에 따른 막들림을 효과적으로 방지할 수 있는 FeRAM 소자의 금속배선 형성 방법에 관한 것으로, 캐패시터의 Pt 상부전극과 Pt 하부전극 각각을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하고, 제1 콘택홀 및 제2 콘택홀 내에 텅스텐 플러그를 형성한 다음, 소오스 또는 드레인 접합영역을 노출시키는 제3 콘택홀을 형성하고, Ti막을 포함하는 장벽금속층과 Al막을 적층하고 선택적으로 패터닝하여, 캐패시터와 트랜지스터 그리고 캐패시터와 플레이트 라인을 연결하는 금속배선을 형성하는데 그 특징이 있다. 이에 따라, Pt 상부전극 및 Pt 하부전극으로의 Ti 확산 및 Pt와 Al의 반응을 효과적으로 방지할 수 있다.
The present invention relates to a method for forming a metal wiring of a FeRAM device capable of effectively preventing the polarization characteristics of the capacitor due to diffusion of Ti constituting the barrier metal layer and the filming due to the reaction between the Al film and Pt, the Pt upper electrode of the capacitor And a third contact hole forming a first contact hole and a second contact hole exposing each of the Pt lower electrodes, a tungsten plug in the first contact hole and the second contact hole, and then exposing a source or drain junction region. Is formed, and the barrier metal layer including the Ti film and the Al film are laminated and selectively patterned to form a metal wiring connecting the capacitor and the transistor and the capacitor and the plate line. As a result, Ti diffusion into the Pt upper electrode and the Pt lower electrode and the reaction between Pt and Al can be effectively prevented.

FeRAM, Ti, Pt, Al, 확산, 막들림FeRAM, Ti, Pt, Al, Diffusion, Blockage

Description

강유전체 메모리 소자의 금속배선 형성 방법{Method for forming metal wire of FeRAM} Method for forming metal wires of ferroelectric memory device {Method for forming metal wire of FeRAM}             

도 1은 종래 기술에 따른 FeRAM 소자 제조 공정에서 금속배선 형성까지 진행된 것을 보이는 단면도,1 is a cross-sectional view showing that the metal wire formation in the FeRAM device manufacturing process according to the prior art,

도 2a 및 도 2b는 본 발명의 제1 실시 예에 따른 FeRAM 소자의 금속배선 형성 공정 단면도.2A and 2B are cross-sectional views of a metal wiring forming process of a FeRAM device according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시 예에 따른 FeRAM 소자의 금속배선 형성 공정 단면도.
3 is a cross-sectional view of a metal wiring forming process of the FeRAM device according to the second embodiment of the present invention.

*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *

37, 58: Pt 하부전극 38, 59: SBT 강유전체막37, 58: Pt lower electrode 38, 59: SBT ferroelectric film

39, 60: Pt 상부전극 41, 63: 텅스텐 플러그39, 60: Pt upper electrode 41, 63: tungsten plug

42, 64: 장벽금속층 43, 65: Al막
42, 64: barrier metal layer 43, 65: Al film

본 발명은 비휘발성 메모리 소자 제조 분야에 관한 것으로, 특히 강유전 메모리 소자의 금속배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of manufacturing nonvolatile memory devices, and more particularly, to a method of forming metal wirings in ferroelectric memory devices.

반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. By using ferroelectric materials in capacitors in semiconductor devices, the development of devices capable of using a large-capacity memory while overcoming the limitation of refresh required in conventional DRAM devices has been in progress.

강유전체 메모리 소자(ferroelectric random access memory, 이하 FeRAM이라 함)는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric random access memory (FeRAM) is a kind of nonvolatile memory device that has the advantage of storing the stored information even when the power is cut off, and also the operation speed of the existing DRAM (Dynamic Random Access Memory) It is comparable to the next generation memory device.

SrBi2Ta2O9와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로 응용하고 있다. 즉, 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.Ferroelectrics, such as SrBi 2 Ta 2 O 9 , have dielectric constants ranging from hundreds to thousands at room temperature and have two stable residual polarization states, making them thin and applying them as nonvolatile memory devices. That is, when the ferroelectric thin film is used as a nonvolatile memory device, the direction of the polarization is controlled in the direction of the electric field applied to input the signal, and the digital signals 1 and 0 are stored by the remaining polarization direction when the electric field is removed. Is to use the principle.

강유전체 메모리 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zrx Ti1-x)O3 (PZT) 박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다. SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT) and Pb (Zr x Ti 1-x ) O 3 (PZT) thin films are mainly used as storage materials for ferroelectric memory devices. In order to obtain the excellent ferroelectric properties of the ferroelectric film as described above, it is necessary to select the upper and lower electrode materials and control the appropriate process.

한편, 종래 FeRAM 소자 제조 공정에서는 캐패시터와 트랜지스터를 연결하는 금속배선 및 캐패시터와 플레이트 라인을 연결하는 각각의 금속배선을 Ti/TiN/Al 적층 구조로 형성한다.Meanwhile, in the conventional FeRAM device fabrication process, the metal wirings connecting the capacitors and the transistors and the metal wirings connecting the capacitors and the plate lines are formed in a Ti / TiN / Al stacked structure.

도 1은 종래 기술에 따른 FeRAM 소자 제조 공정에서 금속배선 형성까지 진행된 것을 보이는 단면도로서, 소자분리막(11) 및 트랜지스터 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(16)을 형성하고, 제1 층간절연막(16) 상에 Pt 하부전극(17), 강유전체막(18) 및 Pt 상부전극(19)으로 이루어지는 강유전체 캐패시터를 형성하고, 전체 구조 상에 제2 층간절연막(20)을 형성하고 제2 층간절연막(20)을 선택적으로 식각하여 강유전체 캐패시터의 Pt 상부전극(19)을 노출시키는 제1 콘택홀(C1), Pt 하부전극(17)을 노출시키는 제2 콘택홀(C2)을 형성하고, 제2 층간절연막(20) 및 제1 층간절연막(16)을 선택적으로 식각하여, 소오스 또는 드레인 접합영역(15)을 노출시키는 제3 콘택홀(C3)을 형성한 다음, Ti/TiN의 적층구조로 이루어지는 장벽금속층(21)과 Al막(22)을 증착하고, Al막(22)과 장벽금속층(21)을 패터닝하여, 트랜지스터와 Pt 하부전극(17)을 연결하는 금속배선 및 플레이트 라인(도시하지 않음)과 Pt 상부전극(19)을 연결하는 금속배선을 형성한 상태를 보이고 있다. 도면에서 미설명 도면부호 '12'는 게이트 산화막, '13'은 게이트 전극, '14'는 마스크 절연막을 각각 나타낸다.FIG. 1 is a cross-sectional view showing a process of forming a metal wiring in a FeRAM device manufacturing process according to the related art, and forming a first interlayer insulating film 16 on a device isolation film 11 and a semiconductor substrate 10 on which transistor formation is completed. A ferroelectric capacitor including a Pt lower electrode 17, a ferroelectric film 18, and a Pt upper electrode 19 is formed on the first interlayer insulating film 16, and a second interlayer insulating film 20 is formed on the entire structure. Selectively etching the second interlayer insulating film 20 to form a first contact hole C1 exposing the Pt upper electrode 19 of the ferroelectric capacitor and a second contact hole C2 exposing the Pt lower electrode 17. And selectively etching the second interlayer insulating film 20 and the first interlayer insulating film 16 to form a third contact hole C3 exposing the source or drain junction region 15, and then The barrier metal layer 21 and the Al film 22 formed of a laminated structure are deposited, and the Al film 22 is deposited. ) And the barrier metal layer 21 to form a metal wiring connecting the transistor and the Pt lower electrode 17 and a metal wiring connecting the plate line (not shown) and the Pt upper electrode 19. have. In the drawings, reference numeral '12' denotes a gate oxide film, '13' a gate electrode, and '14' a mask insulating film.

전술한 바와 같이 이루어지는 종래의 FeRAM 소자의 금속배선 형성 공정은, 후속 열처리 공정 즉 장벽금속층(21) 열처리 공정 또는 캐패시터 상부에 형성되는 금속배선간 절연막인 SOG(spin on glass)막의 열처리 과정에서 Ti/TiN 적층구조로 이루어지는 장벽금속층(21)의 Ti가 Pt 상부전극(19)과 Pt 하부전극(17)을 통과하여 강유전체막(18)의 특성을 저하시키는 문제점이 있다. 특히 SBT(SrBi2Ta2O9)와 같은 강유전체막 내부로 Ti가 확산될 경우 Ta이 전장에 의해 분극될 때 Ta의 분극을 방해하여 SBT 강유전체 특성을 저하시키게 된다.The metallization process of the conventional FeRAM device formed as described above is performed in a subsequent heat treatment process, i.e., during the heat treatment of the SOG (spin on glass) film, which is an insulating film between the barrier metal layers 21 or the metal wirings formed on the capacitor. The Ti of the barrier metal layer 21 having the TiN stacked structure passes through the Pt upper electrode 19 and the Pt lower electrode 17 to deteriorate the characteristics of the ferroelectric film 18. In particular, when Ti is diffused into the ferroelectric layer such as SBT (SrBi 2 Ta 2 O 9 ), when Ta is polarized by the electric field, the polarization of Ta is hindered, thereby degrading the SBT ferroelectric properties.

또한, 캐패시터의 하부전극 형성을 위한 식각 공정에서 발생되는 과도식각으로 Pt 상부전극(19)과 Pt 하부전극(17)에 많은 구멍(hole)이 발생된 상태에서 장벽금속층(21)이 증착되는데, 장벽금속층(21)이 Pt 상부전극(19)과 Pt 하부전극(17)의 구멍을 제대로 매립하지 못하고 불량하게 증착된다. 따라서, Ti/TiN/Al 금속배선 형성 공정 후 실시되는 금속배선간 절연막 형성 공정 특히 SOG막을 열처리하는 공정과 같이 400 ℃ 이상의 고온 공정이 진행되면, 장벽금속층(21)이 불량하게 증착된 곳을 통해 Al이 확산하여 Pt와 반응해 PtAl2라는 중간화합물을 형성하여 그에 따른 부피 팽창에 의한 막들림이 발생하는 문제점이 있다.
In addition, the barrier metal layer 21 is deposited in a state in which a large number of holes are formed in the Pt upper electrode 19 and the Pt lower electrode 17 by the transient etching generated in the etching process for forming the lower electrode of the capacitor. The barrier metal layer 21 is poorly deposited without properly filling the holes of the Pt upper electrode 19 and the Pt lower electrode 17. Therefore, when a high temperature process of 400 ° C. or higher is performed, such as an inter-metal insulating film forming process performed after the Ti / TiN / Al metal wiring forming process, in particular, a heat treatment of the SOG film, the barrier metal layer 21 is poorly deposited. Al diffuses and reacts with Pt to form an intermediate compound called PtAl 2 , which causes a problem of clogging due to volume expansion.

상기와 같은 문제점을 해결하기 위한 본 발명은, 장벽금속층을 이루는 Ti의 확산에 의한 캐패시터의 분극 특성 저하 및 Al막과 Pt의 반응에 따른 PtAl2의 형성에 의한 막들림을 효과적으로 방지할 수 있는 FeRAM 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
The present invention for solving the above problems, FeRAM capable of effectively preventing the film polarization characteristics due to the diffusion of Ti constituting the barrier metal layer and the film formation due to the formation of PtAl 2 due to the reaction of the Al film and Pt. It is an object of the present invention to provide a method for forming metal wirings of a device.

상기와 같은 목적을 달성하기 위한 본 발명은 트랜지스터 형성이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막 상에 적층된 하부전극, 강유전체막 및 상부전극으로 이루어지고, 상기 하부전극 및 상기 상부전극 중 적어도 어느 하나가 Pt막으로 이루어지며, 상기 하부전극의 면적이 상기 상부전극 및 상기 강유전체의 면적보다 상대적으로 큰 강유전체 캐패시터를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제3 단계; 상기 제2 층간절연막을 선택적으로 식각하여 상기 상부전극을 노출시키는 제1 콘택홀 및 상기 하부전극을 노출시키는 제2 콘택홀을 형성하는 제4 단계; 상기 제1 콘택홀 및 상기 제2 콘택홀 내에 확산방지용 플러그를 형성하는 제5 단계; 상기 제2 층간절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인을 노출시키는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 Ti막을 포함하는 장벽금속층 및 Al막을 적층하는 제7 단계; 및 상기 Al막 및 상기 장벽금속층을 선택적으로 식각하여 상기 상부전극 및 상기 하부전극 각각을 상기 트랜지스터의 접합영역 및 플레이트 라인에 연결시키는 금속배선을 형성하는 제8 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.The present invention for achieving the above object is a first step of forming a first interlayer insulating film on a semiconductor substrate is completed transistor formation; The lower electrode, the ferroelectric layer and the upper electrode stacked on the first interlayer insulating film, at least one of the lower electrode and the upper electrode is made of a Pt film, the area of the lower electrode is the upper electrode and the A second step of forming a ferroelectric capacitor relatively larger than the area of the ferroelectric; A third step of forming a second interlayer insulating film on the entire structure of which the second step is completed; Selectively etching the second interlayer insulating layer to form a first contact hole exposing the upper electrode and a second contact hole exposing the lower electrode; Forming a diffusion preventing plug in the first contact hole and the second contact hole; Selectively etching the second interlayer insulating film and the first interlayer insulating film to expose a source or a drain of the transistor; Stacking a barrier metal layer including an Ti film and an Al film on the entire structure in which the sixth step is completed; And an eighth step of selectively etching the Al film and the barrier metal layer to form a metal wiring connecting the upper electrode and the lower electrode to a junction region and a plate line of the transistor. to provide.

또한 상기 목적을 달성하기 위한 본 발명은, 트랜지스터 형성이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인 접합을 노출시키는 제1 콘택홀을 형성하는 제2 단계; 상기 제1 콘택홀 내에 플러그를 형성하는 제3 단계; 상기 제1 콘택홀 내의 플러그와 연결되는 하부전극, 강유전체막 및 상부전극으로 이루어지고, 상기 하부전극 및 상기 상부전극 중 적어도 어느 하나가 Pt막으로 이루어지는 강유전체 캐패시터를 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제5 단계; 상기 제2 층간절연막을 선택적으로 식각하여 상기 상부전극을 노출시키는 제2 콘택홀을 형성하는 제6 단계; 상기 제2 콘택홀 내에 확산방지용 플러그를 형성하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상에 Ti막을 포함하는 장벽금속층 및 Al막을 적층하는 제8 단계; 및 상기 Al막 및 상기 장벽금속층을 선택적으로 식각하여 상기 상부전극과 플레이트 라인을 연결시키는 금속배선을 형성하는 제9 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
In addition, the present invention for achieving the above object, a first step of forming a first interlayer insulating film on a semiconductor substrate is completed transistor formation; Selectively etching the first interlayer dielectric layer to form a first contact hole exposing a source or drain junction of the transistor; A third step of forming a plug in the first contact hole; Forming a ferroelectric capacitor comprising a lower electrode, a ferroelectric layer, and an upper electrode connected to the plug in the first contact hole, and at least one of the lower electrode and the upper electrode formed of a Pt film; A fifth step of forming a second interlayer insulating film on the entire structure of which the fourth step is completed; Selectively etching the second interlayer insulating layer to form a second contact hole exposing the upper electrode; A seventh step of forming a diffusion barrier plug in the second contact hole; Stacking an Al film and a barrier metal layer including a Ti film on the entire structure of the seventh step; And a ninth step of selectively etching the Al film and the barrier metal layer to form a metal wiring connecting the upper electrode and the plate line.

본 발명은 캐패시터의 Pt 상부전극과 Pt 하부전극 각각을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하고, 제1 콘택홀 및 제2 콘택홀 내에 텅스텐 플러그를 형성한 다음, 소오스 또는 드레인 접합영역을 노출시키는 제3 콘택홀을 형성하고, Ti막을 포함하는 장벽금속층과 Al막을 적층하고 선택적으로 패터닝하여, 캐패시터와 트랜지스터 그리고 캐패시터와 플레이트 라인을 연결하는 금속배선을 형성하는데 그 특징이 있다. 이에 따라, Pt 상부전극 및 Pt 하부전극으로의 Ti가 확산 및 Pt와 Al의 반응을 효과적으로 방지할 수 있다.
The present invention forms a first contact hole and a second contact hole exposing each of the Pt upper electrode and the Pt lower electrode of the capacitor, and forms a tungsten plug in the first contact hole and the second contact hole, and then a source or drain junction. The third contact hole exposing the region is formed, and the barrier metal layer including the Ti film and the Al film are laminated and selectively patterned to form a metal wiring connecting the capacitor, the transistor, the capacitor, and the plate line. Accordingly, Ti to the Pt upper electrode and the Pt lower electrode can effectively prevent diffusion and reaction of Pt and Al.

이하, 첨부된 도면 도 2a 및 도 2b를 참조하여 본 발명의 제1 실시 예에 따 른 FeRAM 소자의 금속배선 형성 방법을 상세하게 설명한다.Hereinafter, a method of forming metal wirings of a FeRAM device according to a first embodiment of the present invention will be described in detail with reference to FIGS. 2A and 2B.

먼저 도 2a에 도시한 바와 같이, 소자분리막(31) 및 트랜지스터 형성이 완료된 반도체 기판(30) 상에 제1 층간절연막(36)을 형성하고, 제1 층간절연막(36) 상에 약 2000 Å 두께의 제1 Pt막을 증착하고, 졸 겔(sol gel) 방식으로 약 2000 Å 두께의 SBT막을 증착하고, 결정화를 위해 800 ℃ 이상의 온도 및 O2 분위기 조건에서 열처리를 실시한 후, 약 2000 Å 두께의 제2 Pt막을 증착한다. 이어서, 제2 Pt막, SBT막 및 제1 Pt막을 선택적으로 식각하여 Pt 하부전극(37), SBT 강유전체막(38) 및 Pt 상부전극(39)으로 이루어지는 강유전체 캐패시터를 형성한다. 이때, Pt 하부전극(37)의 면적을 SBT 강유전체막(38) 및 Pt 상부전극(39)의 면적보다 넓게 형성한다. 다음으로, 수소를 발생시키지 않는 공정 방법을 사용하여 전체 구조 상에 제2 층간절연막(40)을 형성한다. 이때, 제2 층간절연막(40)은 APCVD(atmosphere plasma chemical vapor deposition) 방법으로 형성하고, 제2 층간절연막(40) 증착 후에는 치밀화를 위하여 700 ℃ 내지 850 ℃ 온도에서 열처리를 실시한다. 이어서, 제2 층간절연막(40)을 선택적으로 식각하여 강유전체 캐패시터의 Pt 상부전극(39)을 노출시키는 제1 콘택홀(C1)과 Pt 하부전극(37)을 노출시키는 제2 콘택홀(C2)을 형성한 다음, 전체 구조 상에 2000 Å 내지 4000 Å 두께의 텅스텐막을 스퍼터링(sputtering) 방법으로 증착하고 전면식각하여 제1 콘택홀(C1)과 제2 콘택홀(C2) 내에 텅스텐 플러그(41)를 형성한다.First, as shown in FIG. 2A, a first interlayer insulating film 36 is formed on the device isolation film 31 and the semiconductor substrate 30 on which the transistor formation is completed, and is about 2000 μs thick on the first interlayer insulating film 36. The first Pt film was deposited, the SBT film was about 2000 GPa thick by sol gel, and heat-treated at 800 ° C. or higher and O 2 atmosphere for crystallization. A 2 Pt film is deposited. Subsequently, the second Pt film, the SBT film, and the first Pt film are selectively etched to form a ferroelectric capacitor including the Pt lower electrode 37, the SBT ferroelectric film 38, and the Pt upper electrode 39. At this time, the area of the Pt lower electrode 37 is formed to be wider than that of the SBT ferroelectric film 38 and the Pt upper electrode 39. Next, the second interlayer insulating film 40 is formed over the entire structure using a process method that does not generate hydrogen. At this time, the second interlayer insulating film 40 is formed by an APCVD (atmosphere plasma chemical vapor deposition) method, and after the deposition of the second interlayer insulating film 40 is heat-treated at a temperature of 700 ℃ to 850 ℃ for densification. Subsequently, the second interlayer insulating layer 40 is selectively etched to expose the first contact hole C1 exposing the Pt upper electrode 39 of the ferroelectric capacitor and the second contact hole C2 exposing the Pt lower electrode 37. And then deposit a tungsten film having a thickness of 2000 Å to 4000 상 에 on the entire structure by sputtering and etching the entire surface to form a tungsten plug 41 in the first contact hole C1 and the second contact hole C2. To form.

다음으로, 도 2b에 도시한 바와 같이 제2 층간절연막(40) 및 제1 층간절연막(36)을 선택적으로 식각하여 소오스 또는 드레인 접합영역(35)을 노출시 키는 제3 콘택홀(C3)을 형성한 다음, Ti/TiN의 적층구조로 이루어지는 장벽금속층(42)과 Al막(43)을 증착하고, Al막(43)과 장벽금속층(42)을 패터닝하여, 트랜지스터와 Pt 하부전극(37)을 연결하는 금속배선 및 플레이트 라인(도시하지 않음)과 Pt 상부전극(39)을 연결하는 금속배선을 형성한다. 도 2a 및 도 2b에서 미설명 도면부호 '32'는 게이트 산화막, '33'은 게이트 전극, '34'는 마스크 절연막을 각각 나타낸다.Next, as shown in FIG. 2B, the third contact hole C3 exposing the source or drain junction region 35 by selectively etching the second interlayer insulating film 40 and the first interlayer insulating film 36. Next, a barrier metal layer 42 and an Al film 43 having a stacked structure of Ti / TiN are deposited, and the Al film 43 and the barrier metal layer 42 are patterned to form a transistor and a Pt lower electrode 37. ) And a metal line connecting the plate line (not shown) and the Pt upper electrode 39. 2A and 2B, reference numeral 32 denotes a gate oxide film, 33 denotes a gate electrode, and 34 denotes a mask insulating film.

전술한 본 발명의 제1 실시 예에서는 강유전체 캐패시터의 Pt 하부전극(37)과 트랜지스터를 연결하는 금속배선 및 Pt 상부전극(39)과 플레이트 라인을 연결하는 금속배선을 형성하는 경우를 예로서 설명하였지만, 강유전체 캐패시터의 Pt 하부전극(37)과 플레이트 라인이 연결되고, Pt 상부전극(39)과 트랜지스터가 연결될 수도 있음은 본 발명이 속하는 기술분야의 당업자에게 자명한 것이므로 그 상세한 설명은 생략한다.
In the above-described first embodiment of the present invention, the metal wiring connecting the Pt lower electrode 37 and the transistor of the ferroelectric capacitor and the metal wiring connecting the Pt upper electrode 39 and the plate line are described as an example. Since the Pt lower electrode 37 and the plate line of the ferroelectric capacitor may be connected, and the Pt upper electrode 39 and the transistor may be connected, it will be apparent to those skilled in the art to which the present invention pertains to the detailed description thereof.

이하, 첨부된 도면 도 3을 참조하여 본 발명의 제2 실시 예에 따른 FeRAM 소자의 금속배선 형성 방법을 상세하게 설명한다.Hereinafter, a method of forming metal wirings of a FeRAM device according to a second embodiment of the present invention will be described in detail with reference to FIG. 3.

도 3에 도시한 바와 같이, 소자분리막(51) 및 트랜지스터 형성이 완료된 반도체 기판(50) 상에 제1 층간절연막(56)을 형성하고, 제1 층간절연막(56)을 선택적으로 식각하여 소오스 또는 드레인 접합영역(55)을 노출시키는 제1 콘택홀(C1)을 형성하고, 제1 콘택홀(C1) 내에 플러그(57)를 형성한다. 이어서, 제1 Pt막, 강유전체 SBT막, 제2 Pt막을 차례로 증착하고 선택적으로 식각하여 Pt 하부전극(58), SBT 강유전체막(59 및 Pt 상부전극(60)으로 이루어지는 강유전체 캐패시터를 형성한다. 다음으로, 수소를 발생시키지 않는 공정 방법을 사용하여 전체 구조 상에 제2 층간절연막(61)을 형성한다. 다음으로, 제2 층간절연막(61)을 선택적으로 식각하여 강유전체 캐패시터의 Pt 상부전극(60)을 노출시키는 제2 콘택홀(C2)을 형성한 다음, 전체 구조 상에 텅스텐막을 증착하고 전면식각하여 제2 콘택홀(C2) 내에 텅스텐 플러그(63)를 형성한다. 이어서, 전체 구조 상에 Ti/TiN 장벽금속층(64) 및 Al막(65)을 차례로 적층하고 패터닝하여 상부전극과 플레이트 라인을 연결하는 금속배선을 형성한다. 도 3에서 미설명 도면부호 '52'는 게이트 산화막, '53'은 게이트 전극, '54'는 마스크 절연막을 각각 나타낸다.As shown in FIG. 3, a first interlayer insulating film 56 is formed on the device isolation film 51 and the semiconductor substrate 50 on which transistor formation is completed, and the first interlayer insulating film 56 is selectively etched to form a source or the like. A first contact hole C1 exposing the drain junction region 55 is formed, and a plug 57 is formed in the first contact hole C1. Subsequently, the first Pt film, the ferroelectric SBT film, and the second Pt film are sequentially deposited and selectively etched to form a ferroelectric capacitor including the Pt lower electrode 58, the SBT ferroelectric film 59, and the Pt upper electrode 60. A second interlayer insulating film 61 is formed over the entire structure by using a process method that does not generate hydrogen, and then the Pt upper electrode 60 of the ferroelectric capacitor is selectively etched by selectively etching the second interlayer insulating film 61. ) And then form a tungsten plug 63 in the second contact hole C2 by depositing a tungsten film over the entire structure and etching the entire surface. The Ti / TiN barrier metal layer 64 and the Al film 65 are sequentially stacked and patterned to form a metal wiring connecting the upper electrode and the plate line, and the reference numeral '52' in FIG. 3 denotes a gate oxide film, '53'. 'Silver gate electrode,' 54 'is the mas Each insulating film is shown.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 Ti가 강유전체 내부로 확산하는 것을 효과적으로 억제하여 강유전체의 분극 특성 저하를 방지할 수 있고, Pt와 Al막간의 반응에 의한 막들림을 방지할 수 있다. 이에 따라 소자의 특성 향상 및 수율 향상을 기대할 수 있다.According to the present invention as described above, the diffusion of Ti into the ferroelectric can be effectively suppressed to prevent deterioration of the polarization characteristics of the ferroelectric, and can prevent film formation due to the reaction between the Pt and Al films. As a result, it is possible to improve the characteristics and yield of the device.

Claims (4)

강유전체 메모리 소자 제조 방법에 있어서,In the ferroelectric memory device manufacturing method, 트랜지스터 형성이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계;A first step of forming a first interlayer insulating film on a semiconductor substrate on which transistor formation is completed; 상기 제1 층간절연막 상에 적층된 하부전극, 강유전체막 및 상부전극으로 이루어지고, 상기 하부전극 및 상기 상부전극 중 적어도 어느 하나가 Pt막으로 이루어지며, 상기 하부전극의 면적이 상기 상부전극 및 상기 강유전체의 면적보다 상대적으로 큰 강유전체 캐패시터를 형성하는 제2 단계;The lower electrode, the ferroelectric layer and the upper electrode stacked on the first interlayer insulating film, at least one of the lower electrode and the upper electrode is made of a Pt film, the area of the lower electrode is the upper electrode and the A second step of forming a ferroelectric capacitor relatively larger than the area of the ferroelectric; 상기 제2 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제3 단계;A third step of forming a second interlayer insulating film on the entire structure of which the second step is completed; 상기 제2 층간절연막을 선택적으로 식각하여 상기 상부전극을 노출시키는 제1 콘택홀 및 상기 하부전극을 노출시키는 제2 콘택홀을 형성하는 제4 단계;Selectively etching the second interlayer insulating layer to form a first contact hole exposing the upper electrode and a second contact hole exposing the lower electrode; 상기 제1 콘택홀 및 상기 제2 콘택홀 내에 확산방지용 플러그를 형성하는 제5 단계;Forming a diffusion preventing plug in the first contact hole and the second contact hole; 상기 제2 층간절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인을 노출시키는 제6 단계;Selectively etching the second interlayer insulating film and the first interlayer insulating film to expose a source or a drain of the transistor; 상기 제6 단계가 완료된 전체 구조 상에 Ti막을 포함하는 장벽금속층 및 Al막을 적층하는 제7 단계; 및Stacking a barrier metal layer including an Ti film and an Al film on the entire structure in which the sixth step is completed; And 상기 Al막 및 상기 장벽금속층을 선택적으로 식각하여 상기 상부전극 및 상 기 하부전극 각각을 상기 트랜지스터의 접합영역 및 플레이트 라인에 연결시키는 금속배선을 형성하는 제8 단계An eighth step of selectively etching the Al film and the barrier metal layer to form a metal wiring connecting the upper electrode and the lower electrode to a junction region and a plate line of the transistor 를 포함하는 강유전체 메모리 소자 제조 방법.Ferroelectric memory device manufacturing method comprising a. 강유전체 메모리 소자 제조 방법에 있어서,In the ferroelectric memory device manufacturing method, 트랜지스터 형성이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계;A first step of forming a first interlayer insulating film on a semiconductor substrate on which transistor formation is completed; 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인 접합을 노출시키는 제1 콘택홀을 형성하는 제2 단계;Selectively etching the first interlayer dielectric layer to form a first contact hole exposing a source or drain junction of the transistor; 상기 제1 콘택홀 내에 플러그를 형성하는 제3 단계;A third step of forming a plug in the first contact hole; 상기 제1 콘택홀 내의 플러그와 연결되는 하부전극, 강유전체막 및 상부전극으로 이루어지고, 상기 하부전극 및 상기 상부전극 중 적어도 어느 하나가 Pt막으로 이루어지는 강유전체 캐패시터를 형성하는 제4 단계;Forming a ferroelectric capacitor comprising a lower electrode, a ferroelectric layer, and an upper electrode connected to the plug in the first contact hole, and at least one of the lower electrode and the upper electrode formed of a Pt film; 상기 제4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제5 단계;A fifth step of forming a second interlayer insulating film on the entire structure of which the fourth step is completed; 상기 제2 층간절연막을 선택적으로 식각하여 상기 상부전극을 노출시키는 제2 콘택홀을 형성하는 제6 단계;Selectively etching the second interlayer insulating layer to form a second contact hole exposing the upper electrode; 상기 제2 콘택홀 내에 확산방지용 플러그를 형성하는 제7 단계;A seventh step of forming a diffusion barrier plug in the second contact hole; 상기 제7 단계가 완료된 전체 구조 상에 Ti막을 포함하는 장벽금속층 및 Al 막을 적층하는 제8 단계; 및Stacking an Al film and a barrier metal layer including a Ti film on the entire structure of the seventh step; And 상기 Al막 및 상기 장벽금속층을 선택적으로 식각하여 상기 상부전극과 플레이트 라인을 연결시키는 금속배선을 형성하는 제9 단계A ninth step of selectively etching the Al film and the barrier metal layer to form a metal wiring connecting the upper electrode and the plate line 를 포함하는 강유전체 메모리 소자 제조 방법.Ferroelectric memory device manufacturing method comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 확산방지용 플러그를 텅스텐으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, wherein the diffusion preventing plug is formed of tungsten. 제 3 항에 있어서,The method of claim 3, wherein 상기 강유전체막을 SrBi2Ta2O9로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.And a ferroelectric film formed of SrBi 2 Ta 2 O 9 .
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