KR100772707B1 - Capacitor in ferroelectric semiconductor memory device and Method of fabricating the same - Google Patents

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    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Abstract

본 발명은 강유전체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것으로 BLT 유전체와 하부전극사이에 BIT 박막을 형성하여 소자의 신뢰성을 높힌 것이다. 이를 위한 본 발명은 기판상에 형성된 하부전극; 상기 하부전극상에 형성된 BIT 박막; 상기 BIT 박막상에 형성된 BLT 유전체; 상기 BLT 유전체 상에 형성된 상부전극을 포함하여 이루어진다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a ferroelectric memory device and a method of fabricating the same, thereby increasing the reliability of the device by forming a BIT thin film between the BLT dielectric and the lower electrode. The present invention for this purpose is a lower electrode formed on the substrate; A BIT thin film formed on the lower electrode; A BLT dielectric formed on the BIT thin film; And an upper electrode formed on the BLT dielectric material.

강유전체, BLT, BIT, 계면혼합Ferroelectric, BLT, BIT, Interfacial Mixing

Description

강유전체 메모리 소자의 캐패시터 및 그 제조방법{Capacitor in ferroelectric semiconductor memory device and Method of fabricating the same} Capacitor in ferroelectric memory device and method of manufacturing the same {Capacitor in ferroelectric semiconductor memory device and Method of fabricating the same}             

도1 내지 도7은 본 발명의 일실시예에 따른 강유전체 메모리 소자의 캐패시터 제조공정을 도시한 도면.
1 to 7 are diagrams illustrating a capacitor manufacturing process of a ferroelectric memory device according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 기판 1 : 필드산화막100: substrate 1: field oxide film

2 : 게이트전극 3A : 스페이서2: gate electrode 3A: spacer

4 : 제1 층간절연막 5 : 비트라인4: first interlayer insulating film 5: bit line

6 : 제2 층간절연막 7 : 폴리실리콘 플러그6: second interlayer insulating film 7: polysilicon plug

8 : 티타늄질화막 9 : 루테늄하부전극8: titanium nitride film 9: ruthenium lower electrode

10 : BIT 박막 12 : BLT 유전체10: BIT thin film 12: BLT dielectric

13 : 상부전극 14 : 제3 층간절연막13: upper electrode 14: third interlayer insulating film

15 : 제1 금속배선 16 : 금속층간절연막15: first metal wiring 16: metal interlayer insulating film

17 : 제2 금속배선
17: second metal wiring

본 발명은 본 발명은 강유전체 메모리 소자의 캐패시터 제조방법에 관한 것으로 특히, 고집적 FeRAM에서 사용되는 (Bi,La)4Ti3O12 (이하, BLT) 캐패시터에서 하부전극과 유전체 계면에 Bi4Ti3O12 (이하, BIT) 박막을 형성하여 강유전체 메모리소자의 신뢰성을 향상시킨 것이다.The present invention relates to a method for manufacturing a capacitor of a ferroelectric memory device. In particular, in a (Bi, La) 4 Ti 3 O 12 (hereinafter referred to as BLT) capacitor used in a highly integrated FeRAM, Bi 4 Ti 3 The O 12 (hereinafter, BIT) thin film was formed to improve the reliability of the ferroelectric memory device.

일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. In general, by using a ferroelectric in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device has been in progress.

이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which is a kind of nonvolatile memory device. Speeds are also comparable to DRAMs and are gaining popularity as next-generation memory devices.

이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12 (이하 BLT), SrBi2Ta2O9 (이하 SBT), SrxBiy(TaiNbj)2O9 (이하 SBTN), BaxSr(1-x)TiO3 (이하, BST), Pb(Zr,Ti)O3 (이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정 한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. Dielectrics of such FeRAM devices include (Bi, La) 4 Ti 3 O 12 (hereinafter referred to as BLT), SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT), and Sr x Bi y (Ta i ) having a perovskite structure. Ferroelectrics such as Nb j ) 2 O 9 (hereinafter referred to as SBTN), Ba x Sr (1-x) TiO 3 (hereinafter referred to as BST) and Pb (Zr, Ti) O 3 (hereinafter referred to as PZT) are mainly used. At room temperature, the dielectric constant reaches hundreds to thousands and has two stable Remnant polarization (Pr) states, making it thinner and realizing its application to nonvolatile memory devices.

강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis characteristics are used.

BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.Ferroelectrics such as BLT, SBT, and SBTN have a very high dielectric constant, and thus, when used as a cell capacitor of a memory device, there is an advantage that sufficient capacitance can be secured even in a small capacitor area. For this reason, many developments have been made on ferroelectric capacitors using BLT, SBT, and SBTN thin films as cell capacitors in giga-bit memory devices.

BLT 캐패시터는 강유전체 메모리소자는 유전체를 형성한 후, 유전체를 결정화시키는 고온의 열공정이 필수적인데 이와 같은 결정화 공정이 필요한 이유는, 비스무트를 포함하는 강유전체가 다결정질 (Polycrystal)의 구조를 갖는 경우에, 높은 유전상수와 잔류 분극성질등 강유전체로서의 성질을 제대로 가질 수 있기 때문이다.In the BLT capacitor, a ferroelectric memory device has a high temperature thermal process for crystallizing a dielectric after forming a dielectric. The reason for such a crystallization process is when a ferroelectric including bismuth has a polycrystalline structure. This is because ferroelectric properties such as high dielectric constant and residual polarization properties can be properly obtained.

하지만, 이와 같은 BLT 유전체의 결정화를 위한 어닐공정에서 휘발성이 강한 비스무스(Bismuth)가 하부전극으로 강하게 확산되기 때문에 캐패시터 내부의 비스무스 성분이 부족해지며 하부전극과 BLT 강유전체의 계면이 쉽게 혼합(inter mixing)되는 현상이 발생한다. However, in the annealing process for crystallization of the BLT dielectric material, bismuth having high volatility diffuses strongly to the lower electrode, so that the bismuth component inside the capacitor is insufficient, and the interface between the lower electrode and the BLT ferroelectric is easily intermixed. Phenomenon occurs.                         

비스무스 성분이 부족해지거나 계면혼합이 발생하게 되면 분극값의 감소 등으로 인해 페로브스카이트(Perovskite) 구조의 파괴 및 결함을 일으킬 수 있기 때문에 장시간 동안 읽기/쓰기 동작을 반복하게 되면 강유전체 박막의 신뢰성이 떨어지는 단점이 있었다.
If the bismuth component is insufficient or interfacial mixture occurs, the perovskite structure may be destroyed or deteriorated due to the decrease in the polarization value. Therefore, if the read / write operation is repeated for a long time, the ferroelectric thin film may not be reliable. There was a downside.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, BLT 강유전체 메모리소자에서 신뢰성 높은 BLT 강유전체 메모리 소자의 캐패시터 제조방법을 제공함을 그 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object thereof is to provide a method of manufacturing a capacitor of a reliable BLT ferroelectric memory device in a BLT ferroelectric memory device.

상기한 목적을 달성하기 위한 본 발명은, 기판상에 형성된 하부전극; 상기 하부전극상에 형성된 BIT 박막; 상기 BIT 박막상에 형성된 BLT 유전체; 상기 BLT 유전체 상에 형성된 상부전극를 포함하여 이루어진다. 또한 본 발명은 관련소자들이 형성된 기판을 준비하는 단계; 상기 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 BIT 박막을 형성하는 단계; 상기 BIT 박막상에 BLT 유전체를 형성하는 단계; 상기 BLT 유전체 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
The present invention for achieving the above object, a lower electrode formed on the substrate; A BIT thin film formed on the lower electrode; A BLT dielectric formed on the BIT thin film; And an upper electrode formed on the BLT dielectric material. In addition, the present invention comprises the steps of preparing a substrate on which the relevant elements are formed; Forming a lower electrode on the substrate; Forming a BIT thin film on the lower electrode; Forming a BLT dielectric on the BIT thin film; And forming an upper electrode on the BLT dielectric material.

본 발명은 루테늄 하부전극을 이용한 강유전체 메모리소자의 캐패시터 제조 에 있어서, 루테늄 하부전극과 BLT 강유전체 박막사이에 Bi4Ti3O12 (이하, BIT) 박막을 형성함으로써 결정화 어닐공정에서 발생할 수 있는 계면혼합현상과 비스무스의 휘발을 억제하여 소자의 신뢰성을 향상시킨 발명이다.
In the present invention, in the manufacture of a capacitor of a ferroelectric memory device using a ruthenium lower electrode, an interfacial mixture that may occur in the crystallization annealing process by forming a Bi 4 Ti 3 O 12 (hereinafter, BIT) thin film between the ruthenium lower electrode and the BLT ferroelectric thin film The invention improves the reliability of the device by suppressing the phenomenon and volatilization of bismuth.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도1 내지 도7은 본 발명의 일실시예에 따른 강유전체 메모리 소자의 캐패시터 제조방법을 도시한 도면으로 이를 참조하여 설명한다.1 to 7 illustrate a method of manufacturing a capacitor of a ferroelectric memory device according to an embodiment of the present invention.

먼저, 도1은 폴리실리콘플러그가 증착되기 까지의 모습을 보인 도면으로 즉, 필드산화막(1)이 형성된 반도체 기판(100) 상에 게이트절연막(2)과 게이트전극(3)을 형성한 후, 게이트절연막(2)과 게이트전극(3) 측벽에 스페이서(3A)를 형성한다.이어서, 드레인/소오스(미도시)를 형성한 후, 제1층간절연막(4)을 형성한다. 이후, 제1층간절연막(4)을 관통하는 비트라인(5)을 형성한 후에, 제2층간절연막(6)을 형성한다. 제2 층간절연막(6)상에 감광막을 이용한 콘택마스크를 형성하고, 이 콘택마스크로 제2 층간절연막(6)를 식각하여 반도체기판(100)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀을 포함한 제2 층간절연막(6)상에 폴리실리콘(7)을 형성한다.First, FIG. 1 is a view illustrating the polysilicon plug being deposited, that is, the gate insulating film 2 and the gate electrode 3 are formed on the semiconductor substrate 100 on which the field oxide film 1 is formed. A spacer 3A is formed on the sidewalls of the gate insulating film 2 and the gate electrode 3. Next, after forming a drain / source (not shown), a first interlayer insulating film 4 is formed. Thereafter, after forming the bit line 5 penetrating the first interlayer insulating film 4, the second interlayer insulating film 6 is formed. After forming a contact mask using a photoresist film on the second interlayer insulating film 6 and etching the second interlayer insulating film 6 with the contact mask to form a contact hole exposing a predetermined surface of the semiconductor substrate 100, Polysilicon 7 is formed on the second interlayer insulating film 6 including the contact holes.

이후, 도2에 도시된 바와 같이 에치백(Etch back) 공정으로 소정 깊이만큼 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(7)를 형성한다. Thereafter, as illustrated in FIG. 2, a recess is recessed by a predetermined depth by an etch back process to form a polysilicon plug 7 embedded in a predetermined portion of the contact hole.                     

그리고, 전면에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘플러그(7)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(7)상에 티타늄실리사이드(Ti-silicide)(미도시)를 형성한다. 이 때,티타늄실리사이드는 폴리실리콘플러그(7)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.Then, titanium (Ti) is deposited on the entire surface, and a rapid thermal process (RTP) is performed to induce a reaction between the silicon (Si) atoms of the polysilicon plug 7 and the titanium (Ti) to form the polysilicon plug 7. Titanium silicide (Ti-silicide) (not shown) is formed in the film. At this time, the titanium silicide forms an ohmic contact between the polysilicon plug 7 and the subsequent lower electrode.

계속해서, 티타늄실리사이드상에 티타늄질화막(TiN)(8)을 형성한 후, 제1 층간절연막(6)의 표면이 노출될때까지 티타늄질화막(8)을 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀 내에만 잔류시킨다.Subsequently, after the titanium nitride film (TiN) 8 is formed on the titanium silicide, the titanium nitride film 8 is subjected to chemical mechanical polishing (CMP) or until the surface of the first interlayer insulating film 6 is exposed. It is etched back and remains only in the contact hole.

이 때, 티타늄질화막(8)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(7) 또는 반도체기판(100)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.In this case, the titanium nitride film 8 is a barrier metal that serves to prevent diffusion of materials from the lower electrode to the polysilicon plug 7 or the semiconductor substrate 100 in a subsequent heat treatment process.

이어서, 도3에 도시된 바와 같이 루테늄 하부전극(9)을 증착하는데 루테늄을 하부전극물질로 사용하는 이유는 후속으로 증착될 BIT 박막이 우선배향특성을 갖게 성장시키기 위해서이다.Subsequently, as shown in FIG. 3, the reason for using ruthenium as the lower electrode material for depositing the ruthenium lower electrode 9 is to grow the BIT thin film to be deposited with preferential orientation characteristics.

루테늄 하부전극(9)은 화학기상증착법 (Chemical Vapor Deposition:CVD), 물리기상증착법 (Physical Vapor Deposition:PVD), 단원자증착법 (Atomic Layer Deposition:ALD)을 이용하여 형성할 수 있으며, CVD 방법에서 사용되는 반응가스로는 O2, N2O, N2, Ar, Ne, Kr, Xe, He 또는 이들의 혼합가스를 사용한다. The ruthenium lower electrode 9 can be formed by using chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and in the CVD method. As the reaction gas used, O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe, He or a mixed gas thereof may be used.

루테늄 하부전극(9)의 형성온도는 350 ∼ 550℃ 으로 하는 것이 바람직하며 형성되는 루테늄 하부전극(9)의 두께는 100 ∼ 2000Å로 한다.It is preferable that the formation temperature of the ruthenium lower electrode 9 be 350-550 degreeC, and the thickness of the ruthenium lower electrode 9 formed shall be 100-2000 Pa.

다음으로, 도4에 도시된 바와 같이 상기 루테늄 하부전극(9) 상에 BIT 박막(10)을 형성한다. BIT 박막(10)은 그 조성이 Bi : Ti : O = 4 : 3 : 12로 하는 것이 바람직하며 스퍼터링(sputtering) 방법, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 형성한다.Next, as shown in FIG. 4, a BIT thin film 10 is formed on the ruthenium lower electrode 9. The BIT thin film 10 preferably has a composition of Bi: Ti: O = 4: 3: 12 and is formed using a sputtering method, chemical vapor deposition (CVD), or monoatomic deposition (ALD).

BIT 박막(10)을 형성할 때 사용될 수 있는 반응가스로는 O2, N2O, H2O2 또는 N2와 O2의 혼합가스(N2 + O2)를 사용하며 BIT 박막(10)의 두께는 200 ∼ 500Å 로 하며 BIT 박막(10)의 형성온도는 350 ∼ 700℃로 하는 것이 바람직하다.Reaction gases that may be used when forming the BIT thin film 10 may be O 2 , N 2 O, H 2 O 2 or a mixture of N 2 and O 2 (N 2 + O 2 ) and the BIT thin film 10 It is preferable that the thickness of is 200-500 Pa and the formation temperature of the BIT thin film 10 is 350-700 degreeC.

이와 같이 루테늄하부전극(9)과 후속의 BLT 유전체(12) 사이에 BIT 박막(10)을 형성하게 되면 루테늄 하부전극(9)과 BLT 유전체(12) 계면에서 발생할 수 있는 계면혼합현상을 억제할 수 있을 뿐만 아니라 비스무스 성분의 휘발도 억제할 수 있어 강유전체의 페로브스카이트(Perovskite) 구조가 파괴되는 것을 방지할 수 있으며 장시간의 읽기 쓰기 동작에서도 피로가 누적되어 저장된 정보가 훼손되는 현상을 억제할 수 있다.As such, when the BIT thin film 10 is formed between the ruthenium lower electrode 9 and the subsequent BLT dielectric 12, the interfacial mixing phenomenon that may occur at the interface of the ruthenium lower electrode 9 and the BLT dielectric 12 may be suppressed. In addition, the volatilization of the bismuth component can be suppressed, thereby preventing the perovskite structure of the ferroelectric from being destroyed, and fatigue can be prevented from being accumulated due to fatigue even in a long read / write operation. Can be.

다음으로, 도5에 도시된 바와 같이 BIT(10) 박막상에 BLT 유전체(12)를 형성하는데 BLT 유전체(12)는 스핀-온 방법, MOD (Metal Organic Deposition)방법, LSMCD (Liquid Source Mist Chemical Deposition) 방법, 스퍼터링법, CVD법 또는 ALD법을 이용하여 형성될 수 있다.Next, as shown in FIG. 5, the BLT dielectric 12 is formed on the BIT 10 thin film. The BLT dielectric 12 is formed by a spin-on method, a metal organic deposition (MOD) method, or a liquid source mist chemical (LSMCD). Deposition), sputtering, CVD or ALD.

BLT 유전체(12)는 핵 생성과 핵 성장 및 결정립 성장의 단계를 거쳐서 형성 되는데, 본 발명의 일실시예에 따른 핵 생성 공정은 플라즈마 처리를 이용하여 수행되며, 이때 사용되는 플라즈마 파워는 10 ∼ 500 Watt의 범위를 가지며 300 ∼ 450 ℃ 온도 조건에서 수행된다.The BLT dielectric material 12 is formed through the steps of nucleation, nucleation, and grain growth. The nucleation process according to an embodiment of the present invention is performed using a plasma treatment, and the plasma power used is 10 to 500. It has a range of watts and is carried out at a temperature of 300 to 450 ℃.

본 발명의 일실시예에 따른 핵 성장 공정은, O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 중에서 선택된 어느 하나의 가스 또는 이들을 혼합한 가스를 사용하는 급속열처리(Rapid Thermal Anneal : RTA) 방법을 이용하여 수행되며, 이 때의 공정온도 범위는 500 ∼ 900℃ 로 한다.Nuclear growth process according to an embodiment of the present invention, rapid heat treatment using any one selected from O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe or He or a mixture of these gases (Rapid Thermal Anneal: RTA) is carried out using the process temperature range at this time is 500 ~ 900 ℃.

본 발명의 일실시예에 따른 결정립 성장 공정은, 퍼니스(Furnace)에서 수행되는데 500 ∼ 800℃ 의 온도범위와 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 중에서 선택된 어느 하나의 가스 또는 이들을 혼합한 가스를 사용하여 수행된다.The grain growth process according to an embodiment of the present invention is carried out in a furnace (Furnace), the temperature range of 500 ~ 800 ℃ and any selected from O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe or He It is carried out using one gas or a mixture of these gases.

이상과 같이 BLT 유전체(12)를 형성한 이후에, 상기 BLT 유전체(12) 상에 상부전극(13)을 형성한다. 이후에 감광막을 이용한 노광, 식각공정을 수행하여 도6에 도시된 메탈-강유전체-메탈 형태를 갖는 강유전체 캐패시터의 구조를 완성한다.After the BLT dielectric 12 is formed as described above, the upper electrode 13 is formed on the BLT dielectric 12. Thereafter, an exposure and etching process using a photosensitive film is performed to complete the structure of the ferroelectric capacitor having the metal-ferroelectric-metal form shown in FIG. 6.

도7은 캐패시터 구조가 완성된 이후에 제1 금속배선 형성공정과 제2 금속배선이 형성공정이 완료되어 있는 모습을 보인 도면으로, 제3 층간절연막(14)과 금속층간절연막(16)을 이용하여 제1 금속배선(15)과 제2 금속배선(17)을 형성하는 것은 종래와 동일한 방법을 사용하였다.
FIG. 7 is a view showing that the first metal wiring forming process and the second metal wiring forming process are completed after the capacitor structure is completed. The third interlayer insulating film 14 and the metal interlayer insulating film 16 are used. Forming the first metal wiring 15 and the second metal wiring 17 by using the same method as in the prior art.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.

본 발명을 BLT 강유전체 메모리 소자의 제조에 적용하게 되면, BLT 강유전체과 하부전극사이의 계면혼합 현상과 비스무스성분의 휘발현상을 억제하여 강유전체 메모리 소자의 신뢰성을 향상시키는 효과가 있다.
When the present invention is applied to the manufacture of the BLT ferroelectric memory device, the interfacial mixing between the BLT ferroelectric and the lower electrode and the volatilization of the bismuth component are suppressed, thereby improving the reliability of the ferroelectric memory device.

Claims (12)

기판상에 형성된 하부전극;A lower electrode formed on the substrate; 상기 하부전극상에 형성된 BIT 박막;A BIT thin film formed on the lower electrode; 상기 BIT 박막상에 형성된 BLT 유전체;A BLT dielectric formed on the BIT thin film; 상기 BLT 유전체 상에 형성된 상부전극An upper electrode formed on the BLT dielectric 을 포함하는 강유전체 메모리 소자의 캐패시터.Capacitor of ferroelectric memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 BIT 박막의 조성은 Bi : Ti : O = 4 : 3 : 12로 하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.The capacitor of the ferroelectric memory device, characterized in that the composition of the BIT thin film is Bi: Ti: O = 4: 3: 12. 제1항에 있어서,The method of claim 1, 상기 BIT 박막의 두께는 200 ∼ 500Å 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터.The thickness of the BIT thin film is a capacitor of a ferroelectric memory device, characterized in that 200 ~ 500Å. 관련소자들이 형성된 기판을 준비하는 단계;Preparing a substrate on which related elements are formed; 상기 기판상에 하부전극을 형성하는 단계;Forming a lower electrode on the substrate; 상기 하부전극상에 BIT 박막을 형성하는 단계;Forming a BIT thin film on the lower electrode; 상기 BIT 박막상에 BLT 유전체를 형성하는 단계;Forming a BLT dielectric on the BIT thin film; 상기 BLT 유전체 상에 상부전극을 형성하는 단계Forming an upper electrode on the BLT dielectric 를 포함하는 강유전체 메모리 소자의 캐패시터 제조방법.Capacitor manufacturing method of the ferroelectric memory device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 BIT 박막을 형성하는 단계에서 상기 BIT 박막의 조성은 Bi : Ti : O = 4 : 3 : 12 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a ferroelectric memory device, characterized in that the composition of the BIT thin film in the step of forming the BIT thin film is Bi: Ti: O = 4: 3: 12. 제4항에 있어서,The method of claim 4, wherein 상기 BIT 박막을 형성하는 단계에서 상기 BIT 박막의 두께는 200 ∼ 500Å 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.In the step of forming the BIT thin film, the thickness of the BIT thin film is a capacitor manufacturing method of a ferroelectric memory device, characterized in that 200 ~ 500Å. 제4항에 있어서, The method of claim 4, wherein 상기 BIT 박막을 형성하는 단계에서 상기 BIT 박막은 스퍼터링(sputtering) 방법, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.In the step of forming the BIT thin film, the BIT thin film is a capacitor manufacturing method of a ferroelectric memory device, characterized in that formed by the sputtering method, chemical vapor deposition (CVD) or monoatomic deposition (ALD) method. 제7항에 있어서,The method of claim 7, wherein 상기 BIT 박막 형성시 반응가스로는 O2, N2O, H2O2 또는 N2와 O2의 혼합가스(N2 + O2)를 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a ferroelectric memory device, characterized in that as the reaction gas for forming the BIT thin film, O 2 , N 2 O, H 2 O 2 or a mixed gas (N 2 + O 2 ) of N 2 and O 2 is used. 제7항에 있어서,The method of claim 7, wherein 상기 BIT 박막 형성시 형성온도는 350 ∼ 700℃로 하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.Forming temperature when forming the BIT thin film is a capacitor manufacturing method of the ferroelectric memory device, characterized in that 350 to 700 ℃. 제4항에 있어서,The method of claim 4, wherein 상기 하부전극을 루테늄을 이용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a ferroelectric memory device, characterized in that the lower electrode is formed using ruthenium. 제10항에 있어서,The method of claim 10, 상기 루테늄은 화학기상증착법, 물리기상증착법 또는 단원자증착법을 이용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.The ruthenium is a capacitor manufacturing method of the ferroelectric memory device, characterized in that formed by using a chemical vapor deposition method, physical vapor deposition method or monoatomic deposition method. 제11항에 있어서,The method of claim 11, 상기 루테늄의 형성온도는 350 ∼ 550℃ 으로 하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.Forming temperature of the ruthenium is 350 ~ 550 ℃ Capacitor manufacturing method of a ferroelectric memory device, characterized in that.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000042396A (en) * 1998-12-24 2000-07-15 김영환 Method for fabricating capacitor having single crystal pt bottom electrode
JP2001189430A (en) * 1999-12-28 2001-07-10 Toshiba Corp Ferroelectric capacitor
KR20010109615A (en) * 2000-05-31 2001-12-12 박종섭 Ferroelectric capacitor in semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000042396A (en) * 1998-12-24 2000-07-15 김영환 Method for fabricating capacitor having single crystal pt bottom electrode
JP2001189430A (en) * 1999-12-28 2001-07-10 Toshiba Corp Ferroelectric capacitor
KR20010109615A (en) * 2000-05-31 2001-12-12 박종섭 Ferroelectric capacitor in semiconductor device

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