KR20040001852A - Capacitor in ferroelectric semiconductor memory device and Method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 강유전체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것으로, 특히 강유전체 박막의 분극 특성과 메모리 소자의 신뢰성을 향상시킨 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a ferroelectric memory device and a method of manufacturing the same. In particular, the present invention improves the polarization characteristics of the ferroelectric thin film and the reliability of the memory device.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어 왔다.In general, by using a ferroelectric in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device has been in progress.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which is a kind of nonvolatile memory device. Speeds are also comparable to DRAMs and are gaining popularity as next-generation memory devices.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis)특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis is used.
이러한 FeRAM 메모리 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), Bi4Ti3O12(이하 BTO), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.Dielectrics of such FeRAM memory devices include (Bi, La) 4 Ti 3 O 12 (hereinafter BLT), Bi 4 Ti 3 O 12 (hereinafter BTO), and SrBi 2 Ta 2 O 9 having a perovskite structure. Ferroelectrics such as (SBT), Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter SBTN), and Pb (Zr, Ti) O 3 (hereinafter PZT) are mainly used, and these ferroelectrics have a dielectric constant at room temperature. Hundreds to thousands have two stable Remnant polarization (Pr) states, which have been thinned to realize applications as nonvolatile memory devices.
SBT, SBTN 등과 같은 비스무스 층상구조(Bi-Layered)의 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있으며, 전기적 특성이 우수한 백금, 루테늄, 이리듐 등을 전극물질로 사용하여 차세대 메모리 소자로 각광을 받게 되었다.Bi-Layered ferroelectrics, such as SBT and SBTN, have a very high dielectric constant, so that when used as a cell capacitor of a memory device, sufficient capacitance can be secured even in a small capacitor area. The use of excellent platinum, ruthenium, iridium, etc. as an electrode material has attracted attention as the next generation memory device.
한편, SBT(N) 강유전체는 양호한 박막피로 특성과 분극포화 특성을 가지나, 결정구조가 복잡하기 때문에 표면이 평탄한 막을 얻기가 힘들며, 결정화 온도가 높은 문제가 발생한다. 이러한 문제를 해결하기 위해, SBT(N) 보다 분극 값이 크고, 결정화 온도가 낮아 상대적으로 신뢰성이 높은 BLT 또는 BTO를 이용한 강유전체 박막이 활발히 연구되고 있다.On the other hand, SBT (N) ferroelectrics have good thin film fatigue characteristics and polarization saturation characteristics, but due to the complicated crystal structure, it is difficult to obtain a flat surface film and high crystallization temperature. In order to solve this problem, ferroelectric thin films using BLT or BTO, which have a higher polarization value than SBT (N) and a lower crystallization temperature and relatively high reliability, have been actively studied.
일반적으로 비스무스 층상구조의 강유전체는 c축 보다는 a축 또는 b축 방향의 분극값이 크다. 특히, BLT 또는 BTO 의 경우, a축 또는 b축 방향의 분극값은 50μC/㎠로 매우 큰 반면, c축 방향의 분극값은 4μC/㎠로 매우 작다.In general, the bismuth layered ferroelectric has a larger polarization value in the a-axis or b-axis direction than the c-axis. In particular, in the case of BLT or BTO, the polarization value in the a-axis or b-axis direction is very large at 50 µC / cm 2, while the polarization value in the c-axis direction is very small at 4 µC / cm 2.
준귀금속 물질로 이루어진 하부전극 상에 BLT 또는 BTO 유전체를 형성하고 퍼니스 열처리를 수행하면 강유전체 박막의 배향성은 대부분 c축으로 이루어지고 a축은 거의 성장하지 않으며 분극값 역시 극히 낮다. 따라서, 분극값이 증가된 BLT 또는 BTO 강유전체 박막을 얻기 위해서는 캐패시터의 분극방향이 a축 또는 랜덤(Random)한 방향을 갖게 하여야 한다.When the BLT or BTO dielectric is formed on the lower electrode made of the quasi-noble metal material and the furnace heat treatment is performed, the orientation of the ferroelectric thin film is mostly composed of the c-axis, the a-axis rarely grows, and the polarization value is extremely low. Therefore, in order to obtain a BLT or BTO ferroelectric thin film having an increased polarization value, the polarization direction of the capacitor must have a a-axis or a random direction.
한편, BLT 또는 BTO 강유전체 메모리 소자는 유전체를 형성한 후, 유전체를 결정화시키는 고온의 열공정이 필수적이다. 이와 같은 결정화 공정이 필요한 이유는, 비스무트를 포함하는 강유전체가 다결정질 (Polycrystal)의 구조를 갖는 경우에, 높은 유전상수와 잔류 분극성질등 강유전체로서의 성질을 제대로 가질 수 있기 때문이다.On the other hand, in BLT or BTO ferroelectric memory devices, after forming a dielectric, a high temperature thermal process for crystallizing the dielectric is essential. The reason for such a crystallization step is that when the ferroelectric containing bismuth has a polycrystalline structure, the ferroelectric can be properly exhibited as a ferroelectric such as high dielectric constant and residual polarization.
하지만, 이와 같은 BLT 또는 BTO 유전체의 결정화를 위한 어닐공정에서 휘발성이 강한 비스무스(Bismuth)가 하부전극으로 강하게 확산되기 때문에 캐패시터 내부의 비스무스 성분이 부족해지며 하부전극과 강유전체의 계면이 쉽게 혼합(inter mixing)되는 현상이 발생한다.However, in the annealing process for crystallization of BLT or BTO dielectrics, bismuth having high volatility diffuses strongly to the lower electrode, so that the bismuth component in the capacitor is insufficient, and the interface between the lower electrode and the ferroelectric is easily intermixed. ) Occurs.
비스무스 성분이 부족해지거나 계면혼합이 발생하게 되면 분극값의 감소 등으로 인해 페로브스카이트(Perovskite) 구조의 파괴 및 결함을 일으킬 수 있기 때문에 장시간 동안 읽기/쓰기 동작을 반복하게 되면 강유전체 박막의 신뢰성이 떨어지는 단점이 있었다.If the bismuth component is insufficient or interfacial mixture occurs, the perovskite structure may be destroyed or deteriorated due to the decrease in the polarization value. Therefore, if the read / write operation is repeated for a long time, the ferroelectric thin film may not be reliable. There was a downside.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 분극특성과 소자의 신뢰성을 향상시킨 강유전체 메모리 소자의 캐패시터와 그 제조방법을 제공함을 목적으로 한다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a capacitor and a method of manufacturing the ferroelectric memory device having improved polarization characteristics and device reliability.
도1a 내지 도1f는 본 발명의 일실시예에 따른 강유전체 메모리소자의 캐패시터 제조공정을 도시한 단면도.1A to 1F are cross-sectional views illustrating a capacitor manufacturing process of a ferroelectric memory device according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 기판10: substrate
11 : 필드산화막11: field oxide film
12 : 게이트절연막12: gate insulating film
13 : 게이트전극13: gate electrode
14 : 제1 층간절연막14: first interlayer insulating film
15 : 비트라인15: bitline
16 : 제2 층간절연막16: second interlayer insulating film
17 : 폴리실리콘 플러그17: polysilicon plug
18 : 배리어금속막18: barrier metal film
19 : 하부전극19: lower electrode
20 : 티타늄산화질화막20: titanium oxynitride film
21 : 강유전체21: ferroelectric
22 : 상부전극22: upper electrode
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 캐패시터의 하부전극; 상기 하부전극 상에 형성된 티타늄산화질화막; 상기 티타늄산화질화막 상에 형성된 강유전체 박막; 상기 강유전체 박막 상에 형성된 상부전극을 포함하여 이루어진다. 또한, 본 발명은 반도체 기판 상에 캐패시터의 하부전극을 형성하는 단계; 상기 하부전극 상에 티타늄산화질화막을 형성하는 단계; 상기 티타늄산화질화막 상에 강유전체 박막을 형성하는 단계; 상기 강유전체 박막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.The present invention for achieving the above object, the lower electrode of the capacitor formed on the semiconductor substrate; A titanium oxynitride film formed on the lower electrode; A ferroelectric thin film formed on the titanium oxynitride film; And an upper electrode formed on the ferroelectric thin film. In addition, the present invention comprises the steps of forming a lower electrode of the capacitor on the semiconductor substrate; Forming a titanium oxynitride film on the lower electrode; Forming a ferroelectric thin film on the titanium oxynitride film; And forming an upper electrode on the ferroelectric thin film.
본 발명은 하부전극과 BTL(또는 BTO) 강유전체의 사이에 티타늄산화질화막(Ti2-xNx: 이하, TiON 막 이라 한다.)을 얇게 증착하여 BLT(또는 BTO) 강유전체의 c축 배향성을 랜덤방향으로 변화시켜 분극값을 향상시킨 것이다. 또한, 본 발명은 상기한 TiON 막을 이용하여 비스무스 성분의 휘발을 방지하고 비스무스 성분이 하부전극 쪽으로 확산되는 것을 방지하여 소자의 신뢰성을 향상시킨 발명이다. 이때 TiON 막은 쉽게 결정화가 이루어지기 때문에 강유전체의 결정성도향상시킬 수 있다.According to the present invention, a thin titanium oxide nitride film (Ti 2-x N x : hereinafter referred to as a TiON film) is deposited between the lower electrode and the BTL (or BTO) ferroelectric to randomly c-axis orientation of the BLT (or BTO) ferroelectric. The polarization value was improved by changing the direction. In addition, the present invention improves the reliability of the device by preventing volatilization of the bismuth component and preventing diffusion of the bismuth component toward the lower electrode using the TiON film. At this time, since the TiON film is easily crystallized, it is possible to improve the crystallinity of the ferroelectric.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도1a 내지 도1f는 본 발명의 일실시예에 따른 강유전체 캐패시터의 제조공정을 도시한 단면도로서 이를 참조하여 설명한다.1A to 1F are cross-sectional views illustrating a manufacturing process of a ferroelectric capacitor according to an embodiment of the present invention.
도1a는 폴리실리콘플러그(17)가 증착되기 까지의 모습을 보인 도면으로 이를 참조하면, 필드산화막(11)이 형성된 반도체 기판(10) 상에 게이트 절연막(12)과 게이트전극(13)을 형성한 이후에 질화막 등으로 구성된 스페이서를 형성한다. 이후에 드레인/소오스(미도시)영역을 형성하고 전체구조상에 제1 층간절연막(14)을 증착한다. 이후에 제1 층간절연막(14)을 이용하여 비트라인(15)까지 형성한 후에, 제2 층간절연막(16)을 형성하고, 제2 층간절연막(16)상에 콘택마스크를 형성하고, 상기 콘택마스크로 제2 층간절연막(16)를 선택적으로 식각하여 반도체 기판(10)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀을 포함한 제2 층간절연막(16)상에 폴리실리콘(17)을 증착한다.FIG. 1A is a view showing the polysilicon plug 17 until it is deposited. Referring to FIG. 1A, a gate insulating film 12 and a gate electrode 13 are formed on a semiconductor substrate 10 on which a field oxide film 11 is formed. After that, a spacer made of a nitride film or the like is formed. Thereafter, a drain / source (not shown) region is formed, and the first interlayer insulating film 14 is deposited on the entire structure. Subsequently, after the bit line 15 is formed using the first interlayer insulating layer 14, a second interlayer insulating layer 16 is formed, a contact mask is formed on the second interlayer insulating layer 16, and the contact is formed. After selectively etching the second interlayer insulating layer 16 with a mask to form a contact hole exposing a predetermined surface of the semiconductor substrate 10, the polysilicon 17 on the second interlayer insulating layer 16 including the contact hole. Deposit.
이후, 도1b에 도시된 바와 같이 에치백(Etch back) 공정으로 소정 깊이만큼 폴리실리콘(17)을 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(17)를 형성한다.Thereafter, as shown in FIG. 1B, the polysilicon 17 is recessed by a predetermined depth to form a polysilicon plug 17 embedded in a predetermined portion of the contact hole.
그리고, 전면에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process;RTP)하여 폴리실리콘플러그(17)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(17)상에 티타늄실리사이드(Ti-silicide)(미도시)를 형성한다. 이 때,티타늄실리사이드는 폴리실리콘플러그(17)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.Then, titanium (Ti) is deposited on the entire surface, and a rapid thermal process (RTP) is performed to cause a reaction between the silicon (Si) atoms of the polysilicon plug 17 and the titanium (Ti) to form the polysilicon plug 17. Titanium silicide (Ti-silicide) (not shown) is formed in the film. At this time, the titanium silicide forms an ohmic contact between the polysilicon plug 17 and the subsequent lower electrode.
계속해서, 티타늄실리사이드 상에 티타늄질화막(TiN)(18)을 형성한 후, 제2 층간절연막(16)의 표면이 노출될 때까지 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 또는 에치백을 수행하여 티타늄질화막(18)을 콘택홀 내에만 잔류시킨다. 이 때, 티타늄질화막(18)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(17) 또는 반도체기판(10)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.Subsequently, after forming the titanium nitride layer (TiN) 18 on the titanium silicide, chemical mechanical polishing (CMP) or etch back is performed until the surface of the second interlayer insulating layer 16 is exposed. The titanium nitride film 18 is left only in the contact hole. In this case, the titanium nitride film 18 is a barrier metal that serves to prevent diffusion of materials from the lower electrode to the polysilicon plug 17 or the semiconductor substrate 10 in a subsequent heat treatment process.
이어서, 도1c에 도시된 바와 같이 티타늄질화막(18)을 포함하는 전체구조 상에 하부전극(19)을 증착하는데 하부전극은 Pt, Ru, Ir, RuOx, IrOx, TiN, W 또는 WN 중 적어도 어느 하나의 물질을 이용하여 형성한다.Subsequently, as shown in FIG. 1C, the lower electrode 19 is deposited on the entire structure including the titanium nitride film 18, which is formed of Pt, Ru, Ir, RuO x , IrO x , TiN, W, or WN. It is formed using at least one material.
다음으로, 도1d에 도시된 바와같이 하부전극(19) 상에 TiON 막(20)을 형성하는데, 이는 BLT(또는 BTO) 유전체가 랜덤한 배향성을 갖도록 하여 분극특성을 향상시키기 위함임은 전술한 바와 같다. 이러한 목적 이외에도 TiON 막(20)을 하부전극(19)과 강유전체 박막(21) 사이에 형성하게 되면, 결정화가 용이한 TiON 막(20) 때문에 강유전체 박막의 결정화에도 도움을 줄수 있으며 또한, 강유전체 박막에 포함된 비스무스(Bi) 성분이 휘발하거나 또는 하부전극쪽으로 확산하는 것을방지할 수 있다.Next, as shown in FIG. 1D, a TiON film 20 is formed on the lower electrode 19, which is to improve polarization characteristics by allowing the BLT (or BTO) dielectric to have a random orientation. same. In addition to this purpose, if the TiON film 20 is formed between the lower electrode 19 and the ferroelectric thin film 21, the TiON film 20 may be helpful in crystallization of the ferroelectric thin film because of the easy crystallization of the TiON film 20. The included bismuth (Bi) component can be prevented from volatilizing or diffusing to the lower electrode.
TiON 막(20)은 스퍼터링법(sputtering), 원자층증착법(Atomic Layer Deposition : ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 플라즈마 여기 원자층증착법(Plasma Enhanced Atomic Layer Deposition : PE-ALD)등을 이용하여 형성될수 있으며, 바람직하게 그 두께는 10 ∼ 1000Å을 갖는다.TiON film 20 is sputtered, atomic layer deposition (ALD), chemical vapor deposition (CVD), plasma enhanced atomic layer deposition (PE-ALD) And the like, and preferably have a thickness of 10 to 1000 kPa.
상기한 스퍼터링법, ALD법, CVD법 또는 PE-ALD법 중 어느 한 가지 방법을 이용하여 TiON 막(20)을 형성하는 경우에, 여러가지 가스가 사용될 수 있는데 그러한 가스로는 O2, N2O, N2, Ar, Ne, Kr, Xe, He, NH3중 적어도 어느 하나를 포함하는 가스가 사용된다.In the case of forming the TiON film 20 using any one of the above-mentioned sputtering method, ALD method, CVD method or PE-ALD method, various gases may be used. Such gas may be O 2 , N 2 O, A gas containing at least one of N 2 , Ar, Ne, Kr, Xe, He, NH 3 is used.
TiON 막(20)을 형성할 때 적용되는 온도는 150 ∼ 700℃ 인 것이 바람직하며, 적용되는 압력은 1 mTorr ∼ 30 Torr의 범위인 것이 바람직하다. 또한, 플라즈마 여기-원자층증착법을 이용하여 TiON 막을 형성하는 경우, 플라즈마 파워의 범위는 100 ∼ 3000W 인 것이 바람직하다.It is preferable that the temperature applied when forming the TiON film 20 is 150 to 700 ° C, and the pressure applied is preferably in the range of 1 mTorr to 30 Torr. In addition, when forming a TiON film | membrane using the plasma excitation-atomic layer deposition method, it is preferable that the range of plasma power is 100-3000W.
이와같이 TiON 막(20)을 형성한 이후에 도1e에 도시된 바와같이 TiON 막(20) 상에 BLT(또는 BTO) 강유전체 박막(21)을 형성한다. BLT(또는 BTO) 강유전체 박막은 스퍼터링법, CVD법, MOD법(Metal Organic Deposition), ALD법, PE-ALD법 등을 이용하여 형성되며 바람직하게 50 ∼ 3000Å의 두께를 갖는다.After the TiON film 20 is formed in this manner, a BLT (or BTO) ferroelectric thin film 21 is formed on the TiON film 20 as shown in FIG. 1E. The BLT (or BTO) ferroelectric thin film is formed using a sputtering method, a CVD method, a metal organic deposition (MOD) method, an ALD method, a PE-ALD method, or the like, and preferably has a thickness of 50 to 3000 mm 3.
BLT(또는 BTO) 강유전체 박막(21)은 핵 생성/성장 및 결정립 성장의 단계를 거쳐서 형성되는데, 본 발명의 일실시예에 따른 핵 생성 공정은 플라즈마 처리를이용하여 수행되며, 이때 사용되는 플라즈마 파워는 10 ∼ 500 Watt의 범위를 가지며 300 ∼ 450 ℃ 온도 조건에서 수행된다.BLT (or BTO) ferroelectric thin film 21 is formed through the steps of nucleation / growth and grain growth, the nucleation process according to an embodiment of the present invention is carried out using a plasma treatment, the plasma power used at this time Is in the range of 10 to 500 Watt and is carried out at a temperature of 300 to 450 ℃.
본 발명의 일실시예에 따른 핵 성장 공정은, O2, N2O, N2, Ar, Ne, Kr, Xe, He 등의 가스 또는 이들을 혼합한 가스를 사용하는 급속열처리(Rapid Thermal Anneal : RTA) 방법을 이용하여 수행되며, 이 때의 공정온도 범위는 500 ∼ 900℃ 로 하고 승온속도(ramp-up rate)는 80℃/sec ∼ 250℃/sec 의 범위를 갖는다.Nuclear growth process according to an embodiment of the present invention, Rapid Thermal Anneal using a gas such as O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe, He or a mixture thereof (Rapid Thermal Anneal: RTA) method, and the process temperature range at this time is 500 ~ 900 ℃ and the ramp-up rate (ramp-up rate) has a range of 80 ℃ / sec ~ 250 ℃ / sec.
본 발명의 일실시예에 따른 결정립 성장 공정은, 퍼니스(Furnace)에서 수행되는데 500 ∼ 800℃ 의 온도범위와 O2, N2O, N2, Ar, Ne, Kr, Xe, He 등의 가스 또는 이들을 혼합한 가스를 사용하여 수행된다.The grain growth process according to an embodiment of the present invention is carried out in a furnace (Furnace), the temperature range of 500 ~ 800 ℃ and gas such as O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe, He Or a mixture of these gases.
이상과 같이 BLT(또는 BTO) 강유전체(21)를 형성한 이후에, 도1e에 도시된 바와 같이 BLT(또는 BTO) 강유전체(21) 상에 상부전극(22)을 형성한다. 본 발명의 일실시예에 따른 상부전극(22)은 루테(Ru)늄, 백금(Pt), 이리듐(Ir), 텅스텐(W), 이리듐산화막(IrOx), 루테늄산화막(RuOx), 텅스텐질화막(WN), 티타늄질화막(TiN) 등을 이용하거나 또는 이들을 적층하여 사용할 수 있다.After the BLT (or BTO) ferroelectric 21 is formed as described above, the upper electrode 22 is formed on the BLT (or BTO) ferroelectric 21 as shown in FIG. 1E. The upper electrode 22 according to an embodiment of the present invention is ruthenium (Ru), platinum (Pt), iridium (Ir), tungsten (W), iridium oxide (IrOx), ruthenium oxide (RuOx), tungsten nitride film ( WN), titanium nitride film (TiN), or the like, or may be laminated and used.
전술한 물질을 사용하는 상부전극(22)은 화학기상증착법 (Chemical Vapor Deposition:CVD), 물리기상증착법 (Physical Vapor Deposition:PVD), 단원자증착법 (Atomic Layer Deposition:ALD) 등을 이용하여 형성할 수 있으며, 바람직하게 그 두께는 50 ∼ 5000Å을 갖는다.The upper electrode 22 using the above-described material may be formed using chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), or the like. And preferably its thickness is from 50 to 5000 kPa.
이후에 도1f에 도시된 바와 같이 상기 상부전극(22), 강유전체(21), TiON막(20), 하부전극(19)을 패터닝하여 캐패시터 제조공정을 완료한다.Thereafter, as shown in FIG. 1F, the upper electrode 22, the ferroelectric 21, the TiON film 20, and the lower electrode 19 are patterned to complete a capacitor manufacturing process.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 강유전체 메모리 소자의 캐패시터 제조공정에 적용하게 되면, 강유전체 박막의 분극특성을 향상시킬 수 있으며, 강유전체 박막의 용이한 결정화를 이룰 수 있는 효과가 있다. 또한, 강유전체 박막에 포함된 비스무스 성분이 휘발되거나 하부전극쪽으로 확산되는 것을 방지할 수 있어, 강유전체 메모리 소자의 신뢰성이 향상되는 효과가 있다.When the present invention is applied to the capacitor manufacturing process of the ferroelectric memory device, the polarization characteristics of the ferroelectric thin film can be improved, and the ferroelectric thin film can be easily crystallized. In addition, it is possible to prevent the bismuth component contained in the ferroelectric thin film from being volatilized or diffused toward the lower electrode, thereby improving the reliability of the ferroelectric memory device.
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| KR1020020037186A KR20040001852A (en) | 2002-06-29 | 2002-06-29 | Capacitor in ferroelectric semiconductor memory device and Method of fabricating the same |
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-
2002
- 2002-06-29 KR KR1020020037186A patent/KR20040001852A/en not_active Application Discontinuation
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