KR100772702B1 - Method for forming FeRAM capable of preventing oxidation of bottom electrode - Google Patents

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Abstract

본 발명은 강유전체막의 결정화를 위한 열처리 과정에서 하부전극이 산화되는 것을 효과적으로 방지할 수 있는 강유전체 메모리 소자 제조 방법에 관한 것으로서, SBT, SBTN 강유전체막의 열처리 온도를 낮추기 위해 두 단계의 열처리 공정을 실시하는데 특징이 있다. 1차 열처리 공정은, 핵생성된 강유전체막을 플라즈마 활성화 상태, 200 ℃ 내지 550 ℃ 온도 조건에서 N2O, O2 가스를 이용하여 강유전체막 내부에 다량의 산소를 유입시키는 열처리 공정이다. 1차 열처리 공정은, 상대적으로 낮은 온도에서 실시하기 때문에 하부전극 및 플러그 폴리실리콘막의 산화를 방지할 수 있다. 2차 열처리 공정은, 질소 분위기에서 급속열처리(rapid thermal anneal) 방식으로 실시해서 강유전체막 내부에 유입되었던 산소가 SBT, SBTN과 반응하여 결정화가 일어나도록 한다. 이와 같이 2차 열처리 공정은 질소 분위기에서 실시되기 때문에 하부전극이 산화되는 것을 방지할 수 있다.
The present invention relates to a method of manufacturing a ferroelectric memory device that can effectively prevent the lower electrode from being oxidized in the heat treatment process for crystallization of the ferroelectric film, and to perform a two-step heat treatment process to lower the heat treatment temperature of the SBT, SBTN ferroelectric film There is this. The primary heat treatment process is a heat treatment process in which a large amount of oxygen is introduced into the ferroelectric film using N 2 O and O 2 gas at a temperature of 200 ° C. to 550 ° C. in a plasma-activated ferroelectric film. Since the primary heat treatment step is performed at a relatively low temperature, oxidation of the lower electrode and the plug polysilicon film can be prevented. The secondary heat treatment process is carried out by a rapid thermal anneal method in a nitrogen atmosphere so that oxygen introduced into the ferroelectric film reacts with SBT and SBTN to cause crystallization. As described above, since the secondary heat treatment process is performed in a nitrogen atmosphere, the lower electrode can be prevented from being oxidized.

강유전체 메모리 소자, 열처리, 하부전극, 플러그 폴리실리콘막, 산화, 플라즈마Ferroelectric memory element, heat treatment, lower electrode, plug polysilicon film, oxide, plasma

Description

하부전극의 산화를 방지할 수 있는 강유전체 메모리 소자 제조 방법{Method for forming FeRAM capable of preventing oxidation of bottom electrode} Method for forming ferroelectric memory device capable of preventing oxidation of bottom electrode {Method for forming FeRAM capable of preventing oxidation of bottom electrode}             

도 1 내지 도 6은 본 발명의 실시예에 따른 강유전체 메모리 소자 제조 공정 단면도.
1 to 6 are cross-sectional views of a ferroelectric memory device manufacturing process according to an embodiment of the present invention.

*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *

13: 제1 플러그 폴리실리콘막 18: 제2 플러그 폴리실리콘막13: first plug polysilicon film 18: second plug polysilicon film

23: 하부전극 24: 강유전체막23: lower electrode 24: ferroelectric film

25: 상부전극
25: upper electrode

본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 강유전체막 형성 과정에서 하부전극이 산화되는 것을 방지할 수 있는 강유전체 메모리 소자 제조 방법에 관한 것이다. The present invention relates to the field of manufacturing a ferroelectric memory device, and more particularly, to a method of manufacturing a ferroelectric memory device that can prevent the lower electrode from being oxidized during the formation of the ferroelectric film.                         

FeRAM(ferroelectric random access memory)은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리 소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory) 보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다. Ferroelectric random access memory (FeRAM) is a nonvolatile semiconductor memory device that combines the information storage function of dynamic random access memory (DRAM), the fast information processing speed of static random access memory (SRAM), and the information retention function of flash memory. This is a future semiconductor memory device having a lower operating voltage and 1000 times faster information processing speed than conventional flash memory or electrically erasable programmable read only memory (EEPROM).

일반적으로 DRAM에서 SiO2 또는 SiON을 유전막으로 채용하는 캐패시터는 전압을 인가한 후 끊어버리면 다시 원점으로 돌아오게 된다. 그러나 FeRAM을 이루는 강유전체 캐패시터는 양의 값의 전압을 인가한 후 전압을 끊어 버리면 원점으로 돌아가지 않고 데이터 "1"에 해당하는 +Pr 상태로 된다. 그리고, 음의 전압을 인가한 후 전압을 끊어버릴 경우에도 원점으로 돌아가지 않고 데이터 "0"에 해당하는 -Pr 상태가 된다. 이와 같이 강유전체 캐패시터는 강유전체 고유의 물질 특성으로 인하여 전압을 끊을 경우에도 데이터를 잃어버리지 않고 보유하게 된다.In general, a capacitor employing SiO 2 or SiON as a dielectric film in a DRAM returns to its original point when the voltage is applied and then disconnected. However, the ferroelectric capacitor constituting the FeRAM, after applying a positive voltage and cutting off the voltage, returns to the + Pr state corresponding to the data "1" without returning to the origin. When the voltage is cut off after the negative voltage is applied, the voltage does not return to the origin but becomes the -Pr state corresponding to the data "0". As such, the ferroelectric capacitor is retained without losing data even when the voltage is cut off due to the material characteristics of the ferroelectric.

FeRAM의 축전물질로는 SrxBi2+yTa2O9(이하 SBT), SrxBi 2+y(TaiNb1-i)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 소자에 이용하고 있다. Examples of storage materials for FeRAM include Sr x Bi 2 + y Ta 2 O 9 (hereinafter SBT), Sr x Bi 2 + y (Ta i Nb 1-i ) 2 O 9 (hereinafter SBTN) and Pb (Zr, Ti) O 3 (hereinafter PZT) thin film is mainly used. Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature and have two stable residual polarization states, which are used in devices by thinning them.

SBT, SBTN 강유전체막을 구비하는 캐패시터가 메모리 소자에 적용 가능한 전기적 특성을 가지기 위해서는 800 ℃ 온도의 산화분위기 열처리 공정이 반드시 수 반되어야 하는데, 이와 같은 높은 열처리 공정에서 캐패시터 하부전극이 산화되고 플러그 폴리실리콘막까지 산화가 진행되어 콘택 저항이 증가된다. 따라서, 플러그 폴리실리콘막을 구비하는 고집적 강유전체 메모리 소자를 제조하기 위해서는 SBT, SBTN 캐패시터의 결정화 열처리 온도를 낮추어 하부전극의 산화가 일어나지 않도록 하여야 한다.
In order to have the electrical characteristics applicable to memory devices, capacitors with SBT and SBTN ferroelectric films must be subjected to an oxidizing atmosphere heat treatment at 800 ° C. Oxidation proceeds until the contact resistance is increased. Therefore, in order to manufacture a highly integrated ferroelectric memory device having a plug polysilicon film, the crystallization heat treatment temperature of SBT and SBTN capacitors should be lowered to prevent oxidation of the lower electrode.

상기와 같은 문제점을 해결하기 위한 본 발명은 강유전체막의 결정화를 위한 열처리 과정에서 하부전극이 산화되는 것을 효과적으로 방지할 수 있는 강유전체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
The present invention for solving the above problems is to provide a method of manufacturing a ferroelectric memory device that can effectively prevent the lower electrode is oxidized in the heat treatment process for the crystallization of the ferroelectric film.

상기와 같은 목적을 달성하기 위한 본 발명은 하부전극 상에 강유전체막을 증착하는 단계; 열처리 공정을 실시하여 상기 강유전체막 내에 핵을 형성하는 단계; 플라즈마 활성화 상태 및 산소 분위기에서 1차 열처리 공정을 실시하여 상기 강유전체막 내에 산소를 유입시키는 단계; 및 질소 분위기에서 2차 열처리 공정을 실시해서 상기 강유전체막을 결정화시키는 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.The present invention for achieving the above object is a step of depositing a ferroelectric film on the lower electrode; Performing a heat treatment process to form nuclei in the ferroelectric film; Introducing oxygen into the ferroelectric film by performing a first heat treatment process in a plasma activated state and an oxygen atmosphere; And performing a second heat treatment process in a nitrogen atmosphere to crystallize the ferroelectric film.

본 발명은 SBT, SBTN 강유전체막의 열처리 온도를 낮추기 위해 두 단계의 열처리 공정을 실시하는데 그 특징이 있다. 1차 열처리 공정은, 핵생성된 강유전체막 을 플라즈마 활성화 상태, 200 ℃ 내지 550 ℃ 온도 조건에서 N2O, O2 가스를 이용하여 강유전체막 내부에 다량의 산소를 유입시키는 열처리 공정이다. 1차 열처리 공정은 상대적으로 낮은 온도에서 실시하기 때문에 하부전극 및 플러그 폴리실리콘막의 산화를 방지할 수 있다. 2차 열처리 공정은 질소 분위기에서 급속열처리(rapid thermal anneal) 방식으로 실시해서 강유전체막 내부에 유입되었던 산소가 SBT, SBTN과 반응하여 결정화가 일어나도록 한다. 이와 같이 2차 열처리 공정은 질소 분위기에서 실시되기 때문에 하부전극이 산화되는 것을 방지할 수 있다.
The present invention is characterized by performing a two-step heat treatment process to lower the heat treatment temperature of the SBT, SBTN ferroelectric film. The first heat treatment process is a heat treatment process in which a large amount of oxygen is introduced into the ferroelectric film using N 2 O and O 2 gas at a temperature of 200 ° C. to 550 ° C. in a plasma-activated ferroelectric film. Since the first heat treatment process is performed at a relatively low temperature, oxidation of the lower electrode and the plug polysilicon film can be prevented. The secondary heat treatment process is carried out by a rapid thermal anneal method in a nitrogen atmosphere so that oxygen introduced into the ferroelectric film reacts with SBT and SBTN to cause crystallization. As described above, since the secondary heat treatment process is performed in a nitrogen atmosphere, the lower electrode can be prevented from being oxidized.

이하 첨부된 도면 도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 FeRAM 소자 제조 방법을 설명한다.Hereinafter, a method of manufacturing a FeRAM device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 6.

먼저 도 1에 도시한 바와 같이, STI(shallow trench isolation)(11), 트랜지스터(도시하지 않음) 등의 하부구조 형성이 완료된 반도체 기판(10) 상부에 BPSG(borophosphosilicate glass) 등으로 이루어지는 층간절연막(12)을 형성하고, 층간절연막(12)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀 내에 제1 플러그 폴리실리콘막(13)을 형성한다. 이어서, 비트라인과 제1 플러그 폴리실리콘막(13)을 절연시키기 위한 산화막(14), 텅스텐막(15)을 증착한 다음 비트라인 하드 마스크(16)를 형성하고, 텅스텐막(15) 및 산화막(14)을 식각해서 텅스텐막(15)으로 이루어지는 비트라인과 산화막(14) 패턴을 형성한 다음, 전체 구조 상에 절연막을 형성하고 전면식각하여 마스크 절연막(16), 텅스텐막(15) 비트라인, 산화막(14)의 적층구조 측벽에 절연막 스페이서(17)를 형성하면서 제1 플러그 폴리실리콘막(13)을 노출시킨다. 계속하여, 제1 플러그 폴리실리콘막(13) 상에 제2 플러그 폴리실리콘막(18) 및 Ti 실리사이드층(19)을 형성한다. 이와 같은 구조는 0.20 ㎛ 급의 집적소자에 적용되는 것으로서, 식각을 보다 용이하게 하기 위하여 제1 플러그 폴리실리콘막(13)과 제2 플러그 폴리실리콘막(18)으로 나누어 형성한다.First, as shown in FIG. 1, an interlayer insulating film made of BPSG (borophosphosilicate glass) or the like is formed on a semiconductor substrate 10 on which a substructure such as a shallow trench isolation (STI) 11 and a transistor (not shown) are completed. 12), the interlayer insulating layer 12 is selectively etched to form a contact hole exposing the semiconductor substrate 10, and then a first plug polysilicon layer 13 is formed in the contact hole. Subsequently, an oxide film 14 and a tungsten film 15 for insulating the bit line and the first plug polysilicon film 13 are deposited, and then the bit line hard mask 16 is formed, and the tungsten film 15 and the oxide film are formed. (14) is etched to form a bit line made of tungsten film 15 and an oxide film 14 pattern, and then an insulating film is formed over the entire structure, and the entire surface is etched to form a mask insulating film 16 and a tungsten film 15 bit line. The first plug polysilicon film 13 is exposed while forming the insulating film spacer 17 on the sidewall of the stacked structure of the oxide film 14. Subsequently, the second plug polysilicon film 18 and the Ti silicide layer 19 are formed on the first plug polysilicon film 13. Such a structure is applied to an integrated device having a class of 0.20 μm, and is formed by dividing the first plug polysilicon film 13 and the second plug polysilicon film 18 to facilitate etching.

다음으로 도 2에 보이는 바와 같이, 전체 구조 상에 장벽층으로서 역할하는 질화막(20), 500 Å 내지 1500 Å 두께의 완충 산화막(21) 및 희생산화막(22)을 적층한다. 상기 질화막(20)은 저압화학기상증착법(low pressure chemical vapor deposition) 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 형성한다. 식각선택성을 고려하여 완충 산화막(21)은 HDP(high density plasma) 산화막으로 형성하고, 희생산화막(22)은 PSG(phosphosilicate glass), PE-TEOS(plasma enhanced tetra ethyl ortho silicate) 또는 BPSG로 형성한다.Next, as shown in FIG. 2, a nitride film 20 serving as a barrier layer, a buffer oxide film 21 and a sacrificial oxide film 22 having a thickness of 500 kV to 1500 kV are stacked on the entire structure. The nitride film 20 is formed by low pressure chemical vapor deposition or plasma enhanced chemical vapor deposition. In consideration of etching selectivity, the buffer oxide layer 21 is formed of a high density plasma (HDP) oxide layer, and the sacrificial oxide layer 22 is formed of PSG (phosphosilicate glass), plasma enhanced tetra ethyl ortho silicate (PE-TEOS), or BPSG. .

이어서 도 3에 도시한 바와 같이, 희생산화막(22), 완충 산화막(21) 및 질화막(20)을 선택적으로 식각하여 Ti 실리사이드층(19)을 노출시키는 개구부를 형성한다.3, the sacrificial oxide film 22, the buffer oxide film 21, and the nitride film 20 are selectively etched to form openings for exposing the Ti silicide layer 19.

다음으로 도 4에 보이는 바와 같이, 전체 구조 상에 WNx막을 형성하고 전면 식각 또는 CMP(chemical mechanical polishing)하여 하부전극(23)을 형성한다.Next, as shown in FIG. 4, a WN x film is formed on the entire structure, and the lower electrode 23 is formed by full etching or chemical mechanical polishing (CMP).

이어서 도 5에 도시한 바와 같이, HF 또는 BOE(buffered oxide etchant)를 이용한 습식식각을 실시하여 희생산화막(22)을 제거한다.Subsequently, as shown in FIG. 5, the sacrificial oxide layer 22 is removed by performing wet etching using HF or buffered oxide etchant (BOE).

다음으로 도 6에 도시한 바와 같이, 전체 구조 상에 SrxBi2+yTa2O9 (SBT) 또는 SrxBi2+y(TaiNb1-i)2O9(SBTN)으로 강유전체막(24)을 증착한다. SBT 또는 SBTN 각각에서 Sr의 조성비 'x'는 0.7 내지 1.0이 되도록 하고, Bi의 조성비 '2+y'는 2.0 내지 2.5가 되도록 하며, SBTN에서 Nb는 20 내지 30 % 원자농도로 도핑한다. 그리고, SBT, SBTN 각각은 액상 소스(liquid source)를 이용하여 형성하며, Sr, Bi, Ta, Nb 금속물질의 안정제로 n-부틸 아세테이트(n-butyl acetate)를 사용한다.Next, as shown in FIG. 6, ferroelectric with Sr x Bi 2 + y Ta 2 O 9 (SBT) or Sr x Bi 2 + y (Ta i Nb 1-i ) 2 O 9 (SBTN) on the entire structure. A film 24 is deposited. In SBT or SBTN, the composition ratio 'x' of Sr is 0.7 to 1.0, and the composition ratio '2 + y' of Bi is 2.0 to 2.5, and Nb is doped at 20 to 30% atomic concentration in SBTN. In addition, each of SBT and SBTN is formed using a liquid source, and n-butyl acetate is used as a stabilizer of Sr, Bi, Ta, and Nb metal materials.

SBT 또는 SBTN 증착 후에는 핵형성을 위한 급속열처리를 실시한다. 이때 급속열처리 승온 속도는(ramp-up rate)는 80 ℃/sec. 내지 300 ℃/sec.가 되도록 한다. 이어서, 플라즈마 활성화 상태에서 200 ℃ 내지 550 ℃ 온도로 1차 열처리 공정을 실시한다. 상기 플라즈마는 50 W 내지 1000 W의 파워(power)를 인가하여 형성하며, 열처리 공정시 압력은 1 mTorr 내지 10 Torr가 되도록 한다. 1차 열처리는 N2와 O2의 혼합가스, N2O, O2 또는 H2O 가스 분위기에서 실시한다. N2와 O2의 혼합가스를 이용하는 경우 O2:N2의 혼합비율은 10:1이 되도록 한다.After SBT or SBTN deposition, rapid thermal treatment for nucleation is performed. At this time, the rapid heat treatment temperature increase rate (ramp-up rate) is 80 ℃ / sec. To 300 ° C / sec. Subsequently, a first heat treatment process is performed at a temperature of 200 ° C. to 550 ° C. in a plasma activated state. The plasma is formed by applying a power of 50 W to 1000 W, and the pressure in the heat treatment process is 1 mTorr to 10 Torr. The primary heat treatment is performed in a mixed gas of N 2 and O 2 , N 2 O, O 2, or H 2 O gas atmosphere. In the case of using a mixed gas of N 2 and O 2 , the mixing ratio of O 2 : N 2 should be 10: 1.

계속하여, 550 ℃ 내지 800 ℃ 범위에서 급속열처리 방법으로 질소 분위기에서 2차 열처리를 실시한다. 이러한 2차 열처리 과정에서, 강유전체막 내부에 유입되었던 산소가 SBT, SBTN과 반응하여 결정화가 일어나며, 이와 같이 2차 열처리 공정은 질소 분위기에서 실시되기 때문에 하부전극이 산화되는 것을 방지할 수 있다. 한편, 급속열처리 공정시 승온 속도는 80 ℃/sec. 내지 300 ℃/sec.가 되도록 한 다.Subsequently, secondary heat treatment is performed in a nitrogen atmosphere by a rapid heat treatment method in the range of 550 ° C to 800 ° C. In this secondary heat treatment process, oxygen introduced into the ferroelectric film reacts with SBT and SBTN, and crystallization occurs. In this way, since the secondary heat treatment process is performed in a nitrogen atmosphere, the lower electrode can be prevented from being oxidized. On the other hand, the temperature increase rate during the rapid heat treatment process is 80 ℃ / sec. To 300 ° C / sec.

이어서, 강유전체막(24) 상에 상부전극(25)을 형성한다.Subsequently, the upper electrode 25 is formed on the ferroelectric film 24.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 강유전체막의 결정화를 위한 열처리 공정에서 하부전극이 산화되는 것을 효과적으로 방지하며, 그에 따라 플러그 폴리실리콘막의 산화가 진행되는 것을 방지할 수 있어 콘택저항 증가를 억제할 수 있다.The present invention made as described above effectively prevents the lower electrode from being oxidized in the heat treatment process for crystallization of the ferroelectric film, thereby preventing the oxidation of the plug polysilicon film from proceeding, thereby suppressing an increase in contact resistance.

Claims (7)

강유전체 메모리 소자 제조 방법에 있어서,In the ferroelectric memory device manufacturing method, 하부전극 상에 강유전체막을 증착하는 단계;Depositing a ferroelectric film on the lower electrode; 열처리 공정을 실시하여 상기 강유전체막 내에 핵을 형성하는 단계;Performing a heat treatment process to form nuclei in the ferroelectric film; 플라즈마 활성화 상태 및 산소 분위기에서 1차 열처리 공정을 실시하여 상기 강유전체막 내에 산소를 유입시키는 단계;Introducing oxygen into the ferroelectric film by performing a first heat treatment process in a plasma activated state and an oxygen atmosphere; 질소 분위기에서 2차 열처리 공정을 실시해서 상기 강유전체막을 결정화시키는 단계; 및Performing a second heat treatment process in a nitrogen atmosphere to crystallize the ferroelectric film; And 상기 강유전체막 상에 상부전극을 형성하는 단계Forming an upper electrode on the ferroelectric film 를 포함하는 강유전체 메모리 소자 제조 방법.Ferroelectric memory device manufacturing method comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 1차 열처리 공정은 200 ℃ 내지 550 ℃ 온도에서 실시하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.The first heat treatment process is a ferroelectric memory device manufacturing method characterized in that carried out at a temperature of 200 ℃ to 550 ℃. 제 3 항에 있어서,The method of claim 3, wherein 상기 1차 열처리 공정은 N2O, O2 또는 H2O 가스 분위기에서 실시하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.The primary heat treatment process is a ferroelectric memory device manufacturing method, characterized in that carried out in a N 2 O, O 2 or H 2 O gas atmosphere. 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1, 3 and 4, 상기 2차 열처리 공정은, 550 ℃ 내지 800 ℃ 범위에서 실시하는 급속열처리인 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.The secondary heat treatment step is a ferroelectric memory device manufacturing method, characterized in that the rapid heat treatment performed in the range of 550 ℃ to 800 ℃. 제 5 항에 있어서,The method of claim 5, 상기 2차 열처리 공정시 승온 속도는 80 ℃/sec. 내지 300 ℃/sec.인 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.The temperature increase rate during the second heat treatment process is 80 ℃ / sec. To 300 deg. C / sec. 제 5 항에 있어서,The method of claim 5, 상기 하부전극은,The lower electrode, 플러그 폴리실리콘막과 연결되는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that connected to the plug polysilicon film.
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