JP2007214600A - Method for manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a contact plug with a CVD process without deteriorating characteristics in ferroelectric capacitor in a semiconductor device having a micro ferroelectric capacitor. <P>SOLUTION: An adhesive film consisting of titanium nitride (TiN) is formed in a contact hole where an upper electrode of the ferroelectric capacitor is exposed after thermal treatment is performed on it in an oxidation atmosphere, and the contact hole is filled by depositing a W layer with the CVD process while using the TiN film as a hydrogen barrier. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は一般に半導体装置に係り、特に強誘電体膜を有する半導体装置に関する。   The present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a ferroelectric film.

いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。   Semiconductor memory devices such as DRAMs and SRAMs are widely used as high-speed main memory devices in information processing apparatuses such as computers. These are volatile memory devices, and stored information when the power is turned off. Will be lost. On the other hand, a nonvolatile magnetic disk device has been conventionally used as a large-capacity auxiliary storage device for storing programs and data.

しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。   However, the magnetic disk device is large and mechanically fragile, consumes a large amount of power, and has a drawback that the access speed when reading and writing information is slow. On the other hand, recently, an EEPROM or a flash memory that stores information in the form of electric charges in a floating gate electrode is often used as a nonvolatile auxiliary storage device. In particular, a flash memory has a cell configuration similar to that of a DRAM, so it can be easily formed at a high integration density, and is expected as a mass storage device comparable to a magnetic disk device.

一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。   On the other hand, in the EEPROM and the flash memory, information writing is performed by injecting hot electrons into the floating gate electrode through the tunnel insulating film, so that writing takes time, and information writing and erasing are repeated. As a result, the tunnel insulating film deteriorates. If the tunnel insulating film deteriorates, the write or erase operation becomes unstable.

これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3）、さらにはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ3）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ3）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。 On the other hand, a ferroelectric memory device (hereinafter referred to as FeRAM) that stores information in the form of spontaneous polarization of a ferroelectric film has been proposed. In such FeRAM, each memory cell transistor is composed of a single MOSFET as in the case of DRAM, and the dielectric film in the memory cell capacitor is made of PZT (Pb (Zr, Ti) O 3 ) or PLZT (Pb (Zr, Ti). , La) O 3 ), and further replaced with ferroelectric substances such as SBT (SrBi 2 Ta 2 O 3 ) and SBTN (SrBi 2 (Ta, Nb) 2 O 3 ), and has a high integration density. Can be integrated. Since FeRAM controls the spontaneous polarization of the ferroelectric capacitor by applying an electric field, the writing speed is 1000 times or more faster than that of an EEPROM or flash memory in which writing is performed by hot electron injection, and power consumption is also increased. It has the advantageous feature of being reduced to about 1/10. Further, since it is not necessary to use a tunnel oxide film, the lifetime is long, and it is considered that the number of rewrites can be secured 100,000 times that of a flash memory.

図１は、特開２０００−１５６４７０号公報に記載のＦｅＲＡＭ１０の構成を示す。   FIG. 1 shows the configuration of the FeRAM 10 described in Japanese Patent Laid-Open No. 2000-156470.

図１を参照するに、ＦｅＲＡＭ１０はＳｉ基板１１上に素子分離絶縁膜１２により画成された活性領域に対応して形成されており、Ｓｉ基板１１上に図示を省略したゲート絶縁膜を介して形成されたゲート電極１３と、前記Ｓｉ基板１１中、前記ゲート電極１３の両側に形成された拡散領域１１Ａおよび１１Ｂを含む。   Referring to FIG. 1, the FeRAM 10 is formed on an Si substrate 11 corresponding to an active region defined by an element isolation insulating film 12, and a gate insulating film (not shown) is formed on the Si substrate 11. The formed gate electrode 13 and diffusion regions 11A and 11B formed on both sides of the gate electrode 13 in the Si substrate 11 are included.

前記Ｓｉ基板１１上には前記ゲート電極１３を覆うように層間絶縁膜１４が形成されており、さらに前記層間絶縁膜１４上には、下部電極１５と強誘電体膜１６と上部電極１７とを順次積層した強誘電体キャパシタが形成されている。   An interlayer insulating film 14 is formed on the Si substrate 11 so as to cover the gate electrode 13, and a lower electrode 15, a ferroelectric film 16 and an upper electrode 17 are further formed on the interlayer insulating film 14. A sequentially stacked ferroelectric capacitor is formed.

前記強誘電体キャパシタは前記層間絶縁膜１４上に形成された別の層間絶縁膜１８により覆われ、前記層間絶縁膜１８中には、前記層間絶縁膜１４を貫通して前記拡散領域１１Ａおよび１１Ｂを露出するコンタクトホール１８Ａ，１８Ｂがそれぞれ形成されている。また前記層間絶縁膜１８中には、前記下部電極１５を露出するコンタクトホール１８Ｃおよび上部電極１７を露出するコンタクトホール１８Ｄが形成されている。   The ferroelectric capacitor is covered with another interlayer insulating film 18 formed on the interlayer insulating film 14, and the interlayer insulating film 18 penetrates the interlayer insulating film 14 and the diffusion regions 11A and 11B. Contact holes 18A and 18B are formed to expose the. In the interlayer insulating film 18, a contact hole 18C exposing the lower electrode 15 and a contact hole 18D exposing the upper electrode 17 are formed.

図１のＦｅＲＡＭ１０では、前記コンタクトホール１８Ａ〜１８Ｄを、ＴｉＮ膜，Ａｌ−Ｃｕ膜，ＴｉＮ膜およびＷＳｉ膜を順次積層した構造のコンタクトプラグ１９Ａ〜１９Ｄにより、それぞれ充填しており、前記層間絶縁膜１８上には、前記コンタクトプラグにコンタクトする配線パターンが形成されている。   In the FeRAM 10 of FIG. 1, the contact holes 18A to 18D are filled with contact plugs 19A to 19D each having a structure in which a TiN film, an Al—Cu film, a TiN film, and a WSi film are sequentially stacked. A wiring pattern that contacts the contact plug is formed on 18.

特に最近では、ＦｅＲＡＭで使われる強誘電体キャパシタの上部電極として、ＩｒＯxやＳｒＲｕＯxなどの導電性酸化物が使われることが多い。このような導電性酸化物は、酸化物よりなる強誘電体膜と化学的および結晶学的性質が類似しており、強誘電体膜の電気的特性を最適化するのに好都合である。   Particularly recently, a conductive oxide such as IrOx or SrRuOx is often used as the upper electrode of a ferroelectric capacitor used in FeRAM. Such a conductive oxide is similar in chemical and crystallographic properties to a ferroelectric film made of an oxide, and is convenient for optimizing the electrical characteristics of the ferroelectric film.

図１のＦｅＲＡＭ１０では、前記コンタクトプラグ１９Ａ〜１９Ｄはスパッタリング法により形成される。しかし、スパッタリング法では半導体装置が微細化された場合、コンタクトホール１８Ａ〜１８Ｄにおけるステップカバレッジが不良になりやすく、これに伴って歩留りおよび信頼性に問題が生じる。   In the FeRAM 10 of FIG. 1, the contact plugs 19A to 19D are formed by a sputtering method. However, in the sputtering method, when the semiconductor device is miniaturized, the step coverage in the contact holes 18A to 18D tends to be poor, and accordingly, the yield and reliability are problematic.

一般の半導体装置では、かかるコンタクトプラグはＷ層をＣＶＤ法により堆積し、さらに絶縁膜上のＷ層をＣＭＰ法により除去することにより形成されることが多い。ＣＶＤ法を使うことにより、アスペクト比の大きなコンタクトホールであっても、Ｗプラグにより確実に充填することが可能である。   In a general semiconductor device, such a contact plug is often formed by depositing a W layer by a CVD method and further removing the W layer on the insulating film by a CMP method. By using the CVD method, even a contact hole having a large aspect ratio can be reliably filled with a W plug.

しかし、ＦｅＲＡＭのような強誘電体膜を有する半導体装置においては、Ｗ層をＣＶＤ法により堆積しようとすると、堆積時の雰囲気中に含まれるＨ2が強誘電体膜に作用し、これを還元してしまう問題が生じる。強誘電体膜が還元されてしまうと、所望のヒステリシスを特徴とする電気特性は失われてしまう。 However, in a semiconductor device having a ferroelectric film such as FeRAM, when the W layer is deposited by the CVD method, H 2 contained in the atmosphere at the time of deposition acts on the ferroelectric film, and this is reduced. Cause problems. If the ferroelectric film is reduced, the electrical characteristics characterized by the desired hysteresis are lost.

一方、この問題を回避しようとして拡散領域へのＷプラグを先に形成し、その後で強誘電体キャパシタへのコンタクトプラグを形成することが考えられる。   On the other hand, in order to avoid this problem, it is conceivable to form a W plug to the diffusion region first, and then form a contact plug to the ferroelectric capacitor.

例えば図１のＦｅＲＡＭ１０においてコンタクトホール１８Ａおよび１８Ｂを先に形成し、これをＷプラグ１９Ａ，１９Ｂにより充填した後でコンタクトホール１８Ｃ，１８Ｄを形成することが考えられる。このような工程によれば、Ｗプラグ１９Ａ，１９Ｂの形成工程においては、強誘電体膜１６は層間絶縁膜１８により封止されており、強誘電体膜の還元の問題を回避することができる。   For example, it is conceivable to form contact holes 18C and 18D after first forming contact holes 18A and 18B in the FeRAM 10 of FIG. 1 and filling them with W plugs 19A and 19B. According to such a process, in the process of forming the W plugs 19A and 19B, the ferroelectric film 16 is sealed by the interlayer insulating film 18, and the problem of reduction of the ferroelectric film can be avoided. .

しかし、このような方法では、後から強誘電体キャパシタにコンタクトホール１８Ｃおよび１８Ｄをドライエッチング法により形成する必要があり、このようなドライエッチングに伴って、特に上部電極１７を導電性酸化膜により形成している場合、上部電極１７およびその下の強誘電体膜１６が部分的に還元されてしまい、酸素欠損が発生する問題が生じる。   However, in such a method, it is necessary to later form contact holes 18C and 18D in the ferroelectric capacitor by a dry etching method. With such dry etching, in particular, the upper electrode 17 is made of a conductive oxide film. If formed, the upper electrode 17 and the ferroelectric film 16 therebelow are partially reduced, causing a problem that oxygen vacancies are generated.

このため、このように後からコンタクトホール１８Ｃおよび１８Ｄを形成する工程では、酸素欠損を補償する酸素雰囲気中での熱処理が不可欠であるが、酸素雰囲気中において熱処理を行うと、先に形成されていたＷプラグ１９Ａ，１９Ｂが酸化してしまい、コンタクト抵抗が増大する問題が生じてしまう。   For this reason, in the process of forming the contact holes 18C and 18D later in this way, heat treatment in an oxygen atmosphere that compensates for oxygen vacancies is indispensable. However, if the heat treatment is performed in an oxygen atmosphere, the heat treatment is previously formed. The W plugs 19A and 19B are oxidized, resulting in a problem that the contact resistance increases.

そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。   Accordingly, it is a general object of the present invention to provide a new and useful semiconductor device that solves the above-described problems and a method for manufacturing the same.

本発明のより具体的な課題は、強誘電体キャパシタを有する半導体装置の製造方法において、強誘電体キャパシタ中の強誘電体膜の還元を抑制しつつ、またＷ等の導体コンタクトプラグの酸化を生じることなく、強誘電体キャパシタの上部電極にコンタクトするコンタクトプラグをＣＶＤ法により形成できる製造方法、およびかかる製造方法により形成された半導体装置を提供することにある。   A more specific problem of the present invention is that in a method of manufacturing a semiconductor device having a ferroelectric capacitor, the reduction of the ferroelectric film in the ferroelectric capacitor is suppressed, and oxidation of the conductor contact plug such as W is performed. It is an object of the present invention to provide a manufacturing method capable of forming a contact plug in contact with the upper electrode of a ferroelectric capacitor without using the CVD method, and a semiconductor device formed by the manufacturing method.

本発明はまた上記の課題を、半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成し、次いでＮ 2 プラズマ又はＮ 2 Ｏプラズマを用いて該絶縁膜を脱水する工程と、（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するようにＣＶＤ法により形成する工程とを特徴とする半導体装置の製造方法。
により、解決する。
［作用］
本発明の発明者は本発明の基礎となる研究において、導電性窒化膜が有効な水素バリアとして機能することを見出した。そこで本発明は、上記の発見に鑑み、強誘電体キャパシタの上下電極を露出するコンタクトホールに、コンタクトホール形成に伴う酸化雰囲気中での熱処理の後、導電性窒化膜を形成することを提案する。本発明によれば、このようにコンタクトホールに導電性窒化膜を形成しておくことにより、以後の水素雰囲気を使うＣＶＤ工程などの処理の際に、水素雰囲気が前記コンタクトホールを解して強誘電体キャパシタに作用し、その電気特性を劣化させる問題を回避できる。このため、前記コンタクトホールあるいは拡散領域を露出するコンタクトホールを充填する低抵抗金属プラグを、ステップカバレッジの優れたＣＶＤ法により形成することが可能になり、半導体装置を、特性の劣化を招くことなく微細化することが可能になる。 The present invention also provides a semiconductor substrate, a transistor formed on the semiconductor substrate and including a diffusion region formed in the semiconductor substrate, a lower electrode and a ferroelectric formed on the semiconductor substrate. a method of manufacturing a semiconductor device having a ferroelectric capacitor of the stacked sequentially with the film and the upper electrode, (a) said on a semiconductor substrate, an insulating film is formed to cover the ferroelectric capacitor Next, a step of dehydrating the insulating film using N 2 plasma or N 2 O plasma, and (b) the first and second electrodes so that the upper electrode and the lower electrode are exposed in the insulating film. A step of forming each contact hole; (c) a step of heat-treating the ferroelectric capacitor in an oxidizing atmosphere; and (d) a third capacitor so as to expose the diffusion region in the insulating film. (E) forming a first conductive nitride film on the insulating film so as to include the first to third contact holes, and (f) the first conductive nitride film. A method of manufacturing a semiconductor device, comprising: forming a conductive layer on a conductive nitride film by a CVD method so that the conductive layer fills the first to third contact holes.
To solve.
[Action]
The inventors of the present invention have found that the conductive nitride film functions as an effective hydrogen barrier in the research that is the basis of the present invention. In view of the above findings, the present invention proposes forming a conductive nitride film in a contact hole exposing the upper and lower electrodes of a ferroelectric capacitor after a heat treatment in an oxidizing atmosphere accompanying the formation of the contact hole. . According to the present invention, by forming the conductive nitride film in the contact hole in this way, the hydrogen atmosphere can be strengthened through the contact hole during the subsequent CVD process using the hydrogen atmosphere. The problem of acting on the dielectric capacitor and degrading its electrical characteristics can be avoided. For this reason, it becomes possible to form a low resistance metal plug filling the contact hole or the contact hole exposing the diffusion region by a CVD method with excellent step coverage, and without causing deterioration of characteristics of the semiconductor device. It becomes possible to miniaturize.

本発明によれば、微細な強誘電体キャパシタを有する半導体装置において、強誘電体キャパシタを上部電極にコンタクトホールを介してコンタクトするように形成された導電性窒化膜により覆っておくことにより、後処理工程で使われる水素雰囲気の強誘電体キャパシタ中への侵入が阻止される。このため微細なコンタクトホールをＣＶＤ法により形成されたＷ膜により充填し、Ｗプラグを形成することが可能になる。Ｗプラグを形成しても、強誘電体キャパシタに劣化は生じないため、Ｗプラグ形成後に酸化雰囲気で熱処理を行う必要はなく、Ｗプラグの酸化によるコンタクト抵抗の増大の問題も生じない。   According to the present invention, in a semiconductor device having a fine ferroelectric capacitor, the ferroelectric capacitor is covered with the conductive nitride film formed so as to contact the upper electrode through the contact hole. The hydrogen atmosphere used in the processing process is prevented from entering the ferroelectric capacitor. For this reason, it becomes possible to fill a fine contact hole with a W film formed by a CVD method and form a W plug. Even if the W plug is formed, the ferroelectric capacitor is not deteriorated. Therefore, it is not necessary to perform a heat treatment in an oxidizing atmosphere after the W plug is formed, and there is no problem of increase in contact resistance due to oxidation of the W plug.

［第１実施例］
図２は、本発明の第１実施例によるＦｅＲＡＭ２０の構成を示す。 [First embodiment]
FIG. 2 shows the configuration of the FeRAM 20 according to the first embodiment of the present invention.

図２を参照するに、ＦｅＲＡＭ２０はフィールド絶縁膜２２により画成されたｐ型ウェル２１Ａとｎ型ウェル２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板２１上に形成されており、前記ｐ型ウェル２１Ａ上にはポリサイド構造のゲート電極２４Ａが、ゲート絶縁膜２３Ａを介して形成されている。また前記ｎ型ウェル２１Ｂ上には、ポリサイド構造のゲート電極２４Ｂがゲート絶縁膜２３Ｂを介して形成されている。さらに前記ｐ型ウェル２１Ａ中には、前記ゲート電極２４Ａの両側にｎ型拡散領域２１ａ，２１ｂが形成されており、前記ｎ型ウェル２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型拡散領域２１ｃ，２１ｄが形成されている。前記ゲート電極２４Ａは活性領域の外ではフィールド酸化膜２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。   Referring to FIG. 2, the FeRAM 20 is formed on a p-type or n-type Si substrate 21 having a p-type well 21A and an n-type well 21B defined by a field insulating film 22, and the p-type well A gate electrode 24A having a polycide structure is formed on 21A via a gate insulating film 23A. On the n-type well 21B, a gate electrode 24B having a polycide structure is formed via a gate insulating film 23B. Further, n-type diffusion regions 21a and 21b are formed on both sides of the gate electrode 24A in the p-type well 21A, and a p-type diffusion region 21c is formed on both sides of the gate electrode 24B in the n-type well 21B. , 21d are formed. The gate electrode 24A extends on the field oxide film 22 outside the active region and constitutes a part of the word line (WL) of FeRAM.

前記ゲート電極２４Ａ，２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板２１上に前記フィールド絶縁膜２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜２５により覆われている。   Each of the gate electrodes 24A, 24B has a sidewall insulating film, and is covered with a SiON cover film 25 having a thickness of about 200 nm formed by CVD to cover the field insulating film 22 on the Si substrate 21. ing.

前記カバー膜２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ2層間絶縁膜２６により覆われており、前記層間絶縁膜２６の表面はＣＭＰ法により平坦化されている。 The cover film 25 is further covered with a SiO 2 interlayer insulating film 26 having a thickness of about 1 μm formed by a CVD method using TEOS gas as a raw material, and the surface of the interlayer insulating film 26 is planarized by a CMP method. Has been.

さらに前記層間絶縁膜２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）よりなる強誘電体キャパシタ絶縁膜２８と、前記強誘電体キャパシタ絶縁膜２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯxよりなる上部電極２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（metal organic deposition）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9）膜，ＢＴＯ（Ｂｉ4Ｔｉ2Ｏ12）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）膜やＳＴＯ（ＳｒＴｉＯ3）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極２９を構成するＩｒＯx膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極２９としては、ＩｒＯx膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ3）膜を使うことも可能である。 Furthermore, a Ti film having a thickness of 10 to 30 nm, preferably about 20 nm, and a Pt film having a thickness of 100 to 300 nm, preferably about 175 nm are sequentially stacked on the planarized surface of the interlayer insulating film 26. Ferroelectric made of lower electrode 27 and PZT ((Pb (Zr, Ti) O 3 ) or PZLT ((Pb, La) (Zr, Ti) O 3 )) having a thickness of 100 to 300 nm, preferably about 240 nm A ferroelectric capacitor having a structure in which a capacitor insulating film 28 and an upper electrode 29 made of IrOx having a thickness of 100 to 300 nm, preferably about 200 nm, formed on the ferroelectric capacitor insulating film 28 are sequentially laminated is formed. The Ti film and Pt film are typically formed by sputtering, while the ferroelectric capacitor insulating film 28 is typically sputtered. After the sputtering, it is crystallized by performing a rapid heat treatment in an oxygen atmosphere for 20 seconds at 725 ° C. The ferroelectric film 28 is preferably doped with Ca and Sr, except for sputtering. In addition, the ferroelectric capacitor insulating film 28 can be formed by a spin-on method, a sol-gel method, a MOD (metal organic deposition) method, or a MOCVD method. It is possible to use a SrBi 2 (Ta, Nb) 2 O 9 ) film, a BTO (Bi 4 Ti 2 O 12 ) film, etc. Further, instead of the ferroelectric capacitor insulating film 28, BST ((Ba, by using a high dielectric film such as sr) TiO 3) film or STO (SrTiO 3) film, it is also possible to form a DRAM. also, the upper electrode 2 IrOx film constituting the are typically formed by sputtering. As the upper electrode 29, it is also possible to use Pt film or SRO (SrRuO 3) film in place of the IrOx film.

このようにして形成された強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ2Ｏ3よりなるエンキャップ層３３０Ａにより覆われており、さらに前記エンキャップ層３３０Ａは、前記層間絶縁膜２６上にスパッタリンクにより約２０ｎｍの厚さに形成された別のＡｌ2Ｏ3エンキャップ層３３０により覆われている。 The ferroelectric capacitor thus formed is covered with an encap layer 330A made of Al 2 O 3 having a thickness of about 50 nm formed by sputtering at room temperature, and the encap layer 330A. Is covered with another Al 2 O 3 encap layer 330 formed on the interlayer insulating film 26 by a sputter link to a thickness of about 20 nm.

前記エンキャップ層３３０上には、ＳｉＯ2層間絶縁膜３０がＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8，Ｓｉ2Ｆ3Ｃｌなどのポリシラン化合物、あるいはＳｉＦ4あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜３０中には前記上部電極２９および下部電極２７をそれぞれ露出するコンタクトホール３０Ａ，３０Ｂが、また前記層間絶縁膜２６中に延在し、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄを露出するコンタクトホール３０Ｃ，３０Ｄ，３０Ｅおよび３０Ｆが形成されている。また、前記層間絶縁膜３０中には、前記素子分離膜２２上に形成されたワード線パターンＷＬを露出するコンタクトホール３０Ｇが形成されている。 On the encap layer 330, a SiO 2 interlayer insulating film 30 is CVD using SiH 4 , polysilane compounds such as Si 2 F 6 , Si 3 F 8 , Si 2 F 3 Cl, SiF 4 or TEOS as a raw material. The upper electrode 29 and the lower electrode 27 are respectively exposed in the interlayer insulating film 30 by a method, preferably plasma CVD, so as to have a thickness of about 400 nm above the upper electrode 29. Contact holes 30A and 30B extend into the interlayer insulating film 26, and contact holes 30C, 30D, 30E and 30F are formed to expose the diffusion regions 21a, 21b, 21c and 21d, respectively. Further, in the interlayer insulating film 30, a contact hole 30G exposing the word line pattern WL formed on the element isolation film 22 is formed.

本実施例では、前記コンタクトホール３０Ａおよび３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極２９あるいは下部電極２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜３１Ａあるいは３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール３０Ａにおいては前記ＴｉＮ密着膜３１Ａ上に、Ｗよりなる導体プラグ３２Ａが、また前記コンタクトホール３０Ｂにおいては前記ＴｉＮ密着膜３１Ｂ上に、Ｗよりなる導体プラグ３２Ｂが、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成されている
本実施例では同様に、前記コンタクトホール３０Ｃ〜３０Ｇのそれぞれの内壁面上にＴｉＮ密着層３１Ｃ〜３１Ｇが形成されており、前記ＴｉＮ密着層３１Ｃ〜３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ３２Ｃ〜３２Ｇが形成されている。 In this embodiment, in each of the contact holes 30A and 30B, TiN or the like so as to be in direct contact with the inner wall surface of each contact hole or in direct contact with the exposed surface of the upper electrode 29 or the lower electrode 27. An adhesion film 31A or 31B made of a conductive nitride is formed to a thickness of about 50 nm. In the contact hole 30A, a conductor plug 32A made of W is formed on the TiN adhesion film 31A and also in the contact hole 30B. A conductor plug 32B made of W is formed on the TiN adhesion film 31B by a CVD method using a mixed gas of WF 6 , Ar and H 2. Similarly, in the present embodiment, the contact holes 30C to 30G TiN adhesion layers 31C to 31G are formed on the inner wall surfaces of the On each of the TiN adhesion layer 31C~31G so as to fill the respective contact holes, W plugs 32C~32G is formed.

さらに前記層間絶縁膜３０上には、前記Ｗプラグ３２Ａ〜３２Ｇの各々に対応して、Ａｌよりなる配線パターン３３Ａ〜３３Ｆが形成されており、前記配線パターン３３Ａ〜３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ2膜よりなる次の層間絶縁膜３４により覆われている。前記層間絶縁膜３０と同様に、層間絶縁膜３４はＳｉＨ4、あるいはＳｉ2Ｆ6やＳｉ3Ｆ8、Ｓｉ2Ｆ3Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。 Further, on the interlayer insulating film 30, wiring patterns 33A to 33F made of Al are formed corresponding to the W plugs 32A to 32G, respectively, and the wiring patterns 33A to 33F are formed by a plasma CVD method. The interlayer insulating film 34 made of the SiO 2 film is covered. Similar to the interlayer insulating film 30, the interlayer insulating film 34 can be formed using SiH 4 , a polysilane compound made of Si 2 F 6 , Si 3 F 8 , Si 2 F 3 Cl, or the like, or TEOS as a raw material.

さらに前記層間絶縁膜３４上にはＳｉＯ2よりなる保護絶縁膜３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。 Further, a protective insulating film 35 made of SiO 2 is formed on the interlayer insulating film 34 to a thickness of 100 nm or more by plasma CVD. The protective insulating film 35 thus formed covers the slit (cavity) exposed by the planarization step (CMP) subsequent to the formation of the interlayer insulating film 34.

さらに前記保護絶縁膜３５中には前記層間絶縁膜３４を貫通して、前記配線パターン３３Ａおよび３３Ｆを露出するコンタクトホール３５Ａ，３５Ｂがそれぞれ形成され、前記コンタクトホール３５Ａ，３５Ｂの内壁面上には、ＴｉＮ密着層３６Ａ，３６Ｂをそれぞれ介してＷプラグ３７Ａ，３７Ｂが形成されている。   Further, contact holes 35A and 35B are formed in the protective insulating film 35 so as to penetrate the interlayer insulating film 34 and expose the wiring patterns 33A and 33F, respectively, on the inner wall surfaces of the contact holes 35A and 35B. W plugs 37A and 37B are formed through TiN adhesion layers 36A and 36B, respectively.

さらに前記保護絶縁膜３５上には、前記Ｗプラグ３７Ａ，３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン３８Ａ，３８Ｂが形成される。その際、前記配線パターン３８Ａあるいは３８Ｂと前記保護絶縁膜３５との間には、前記コンタクトホール３５Ａ，３５Ｂの内壁面を覆うＴｉＮ密着膜３６Ａ，３６Ｂが延在する。   Further, on the protective insulating film 35, wiring patterns 38A and 38B made of Al or Al alloy are formed in contact with the W plugs 37A and 37B. At this time, TiN adhesion films 36A and 36B covering inner wall surfaces of the contact holes 35A and 35B extend between the wiring pattern 38A or 38B and the protective insulating film 35.

さらに前記配線パターン３８Ａ，３８Ｂは、前記層間絶縁膜３０あるいは３４と同様にして形成された層間絶縁膜３９により覆われ、さらに前記保護絶縁膜３５と同様な保護絶縁膜４０により覆われた後、前記保護絶縁膜４０上にビット線（ＢＬ）パターンを含む配線パターン４１Ａ〜４１Ｅが形成される。   Further, the wiring patterns 38A and 38B are covered with an interlayer insulating film 39 formed in the same manner as the interlayer insulating film 30 or 34, and further covered with a protective insulating film 40 similar to the protective insulating film 35. Wiring patterns 41 </ b> A to 41 </ b> E including a bit line (BL) pattern are formed on the protective insulating film 40.

本発明の発明者は、本発明の基礎となる実験において、前記コンタクトホール３０Ａ，３０ＢにＷプラグ３２Ａ，３２Ｂをそれぞれ形成する際に、前記コンタクトホール３０Ａ，３０Ｂの内壁面および底面を連続的にＴｉＮ膜３１Ａおよび３１Ｂにより覆っておくことにより、Ｗプラグ３２Ａ，３２Ｂを、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成する場合に、水素の上部電極２９および強誘電体膜２８への侵入が効果的に抑制され、強誘電体膜２８の電気特性の劣化が効果的に抑制されるのを見出した。一方、このようなコンタクトホールの内壁面および底面を覆う密着膜として従来から使われているＴｉ膜とＴｉＮ膜とを積層した構造の膜を使うと、特に上部電極２９を露出するコンタクトホール３０Ａにおいて、コンタクト抵抗が著しく上昇する現象を発見した。これを以下の表１に示す。 The inventor of the present invention continuously forms the inner wall surface and the bottom surface of the contact holes 30A and 30B when the W plugs 32A and 32B are formed in the contact holes 30A and 30B, respectively, in the experiment that forms the basis of the present invention. When the W plugs 32A and 32B are formed by CVD using a mixed gas of WF 6 , Ar and H 2 by covering them with the TiN films 31A and 31B, the upper electrode 29 of the hydrogen and the ferroelectric film It has been found that the penetration into the film 28 is effectively suppressed, and the deterioration of the electrical characteristics of the ferroelectric film 28 is effectively suppressed. On the other hand, when a conventional film having a structure in which a Ti film and a TiN film are laminated is used as an adhesion film covering the inner wall surface and bottom surface of the contact hole, particularly in the contact hole 30A exposing the upper electrode 29. I discovered a phenomenon that contact resistance increases significantly. This is shown in Table 1 below.

Figure 2007214600
表１を参照するに、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜とを積層した構造の密着膜では、拡散領域２１ａ，２１ｂを露出するコンタクトホール３０Ｃあるいは３０Ｄではコンタクト抵抗は７．７Ω／ビアであったのに対し、上部電極２９を露出するコンタクトホール３０Ａではコンタクト抵抗は６１．１Ω／ビアに増大することがわかる。
Figure 2007214600
 Referring to Table 1, in an adhesion film having a structure in which a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm are stacked, the contact resistance is 7 in the contact hole 30C or 30D exposing the diffusion regions 21a and 21b. It can be seen that the contact resistance is increased to 61.1Ω / via in the contact hole 30A exposing the upper electrode 29, whereas it is 0.7Ω / via.

これに対し、厚さが５０ｎｍのＴｉＮ膜を使った場合には、いずれのコンタクトホールでも、コンタクト抵抗は８．０〜８．３Ω／ビアであり、コンタクトホール３０Ａにおけるコンタクト抵抗の増大は見られない。   On the other hand, when a TiN film having a thickness of 50 nm is used, the contact resistance is 8.0 to 8.3 Ω / via in any contact hole, and an increase in contact resistance in the contact hole 30A is seen. Absent.

これは、おそらくＴｉ膜とＴｉＮ膜の積層膜を使った場合、ＩｒＯx上部電極２９とコンタクトするＴｉ膜との間に
Ｔｉ＋ＩｒＯx→ＴｉＯx＋Ｉｒ
の反応が起こり、形成されたＴｉＯx膜がコンタクト抵抗を増大させているものと考えられる。これに対し、ＴｉＮ膜のみを密着膜に使った場合には、このような反応は起こらず、従ってコンタクト抵抗の増大も生じない。 This is probably because if a laminated film of a Ti film and a TiN film is used, Ti + IrOx → TiOx + Ir between the IrOx upper electrode 29 and the Ti film in contact with it.
This reaction is considered to occur, and the formed TiOx film increases the contact resistance. On the other hand, when only the TiN film is used as the adhesion film, such a reaction does not occur, and thus the contact resistance does not increase.

ＴｉＮ膜は、一般にはＴｉＮxで表される組成を有し、理想的にはＴｉ3Ｎ4で表される化学量論組成を有する。従って、前記ＴｉＮ密着膜の組成が前記化学量論組成に近ければ近いほど、コンタクト抵抗増大の抑制効果が顕著に表れると考えられる。また、前記ＴｉＮ密着膜の使用に伴うコンタクト抵抗増大の抑制効果は、前記上部電極２９がＩｒＯx膜である場合に限定されるものではなく、ＳｒＲｕＯx膜などの導電性酸化膜の場合にも有効であると考えられる。

［第２実施例］
次に図２のＦｅＲＡＭの製造工程を、本発明の第２実施例として、図３（Ａ）〜図６（Ｉ）を参照しながら説明する。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 The TiN film generally has a composition represented by TiNx, and ideally has a stoichiometric composition represented by Ti 3 N 4 . Therefore, it is considered that the closer the composition of the TiN adhesion film is to the stoichiometric composition, the more remarkable the effect of suppressing the increase in contact resistance. Further, the effect of suppressing the increase in contact resistance due to the use of the TiN adhesion film is not limited to the case where the upper electrode 29 is an IrOx film, but is effective also in the case of a conductive oxide film such as a SrRuOx film. It is believed that there is.

[Second Embodiment]
2 will be described as a second embodiment of the present invention with reference to FIGS. 3 (A) to 6 (I). In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図３（Ａ）を参照するに、拡散領域２１ａ〜２１ｄを形成されポリサイドゲート電極２４Ａ，２４Ｂを担持するＳｉ基板２１上には、前記ゲート電極２４Ａ，２４Ｂを覆うようにＳｉＯ2層間絶縁膜２６がＴＥＯＳを原料としたプラズマＣＶＤ法により約１μｍの厚さに形成されている。さらに前記層間絶縁膜２６をＣＭＰ法により平坦化した後、Ｔｉ膜とＰｔ膜とを順次、それぞれ２０ｎｍおよび１７５ｎｍの厚さに堆積し、その上にスパッタリングにより、先にも説明したように好ましくはＣａとＳｒとを添加されたＰＬＺＴなどの強誘電体膜を２４０ｎｍの厚さに形成する。このようにして形成されたＰＬＺＴ膜は、酸素雰囲気中、７２５°Ｃにて２０秒間、１２５°Ｃ／秒の昇温速度の急速熱処理工程により結晶化される。 Referring to FIG. 3A, an SiO 2 interlayer insulating film is formed on the Si substrate 21 on which the diffusion regions 21a to 21d are formed and carrying the polycide gate electrodes 24A and 24B so as to cover the gate electrodes 24A and 24B. 26 is formed to a thickness of about 1 μm by plasma CVD using TEOS as a raw material. Further, after planarizing the interlayer insulating film 26 by CMP, a Ti film and a Pt film are sequentially deposited in thicknesses of 20 nm and 175 nm, respectively, and sputtering is preferably performed thereon as described above. A ferroelectric film such as PLZT to which Ca and Sr are added is formed to a thickness of 240 nm. The PLZT film thus formed is crystallized in an oxygen atmosphere by a rapid heat treatment process at a temperature increase rate of 125 ° C./second for 20 seconds at 725 ° C.

さらに強誘電体膜の結晶化の後、前記強誘電体膜上にＩｒＯx膜をスパッタリング法により、２００ｎｍの厚さに形成する。   Further, after crystallization of the ferroelectric film, an IrOx film is formed on the ferroelectric film to a thickness of 200 nm by sputtering.

このようにして形成されたＩｒＯxをレジストプロセスによりパターニングすることにより、前記上部電極２９が形成される。前記レジストプロセスの後、前記強誘電体膜は、再び酸素雰囲気中、６５０°Ｃで６０分間熱処理され、ＩｒＯx膜のスパッタリング工程およびパターニング工程の際に強誘電体膜中に導入された欠陥が補償される。   The upper electrode 29 is formed by patterning the IrOx thus formed by a resist process. After the resist process, the ferroelectric film is again heat-treated in an oxygen atmosphere at 650 ° C. for 60 minutes to compensate for defects introduced into the ferroelectric film during the IrOx film sputtering and patterning steps. Is done.

次に、前記上部電極２９を含むようにレジストパターンを形成し、かかるレジストパターンをマスクに前記強誘電体膜をパターニングし、前記強誘電体キャパシタ絶縁膜膜２８を形成する。前記強誘電体キャパシタ絶縁膜２８の形成の後、さらに窒素雰囲気中において熱処理を行うことにより、前記層間絶縁膜２６中の脱水を行う。   Next, a resist pattern is formed so as to include the upper electrode 29, and the ferroelectric film is patterned using the resist pattern as a mask to form the ferroelectric capacitor insulating film 28. After the formation of the ferroelectric capacitor insulating film 28, the interlayer insulating film 26 is dehydrated by performing a heat treatment in a nitrogen atmosphere.

さらに前記Ｐｔ／Ｔｉ層上に、前記強誘電体キャパシタ絶縁膜２８および上部電極２９を覆うようにＡｌ2Ｏ3膜を常温でスパッタリングすることにより、前記強誘電体キャパシタ絶縁膜２８をＨ2から保護するエンキャップ層３３０Ａを形成する。前記Ａｌ2Ｏ3膜の代わりに、エンキャップ層３３０ＡとしてＰＺＴ膜、ＰＬＺＴ膜あるいはＴｉＯx膜を堆積することも可能である。エンキャップ層３３０Ａの形成後、酸素雰囲気中、５５０°Ｃで６０分間の熱処理を行い、強エンキャップ層３３０Ａの膜質を向上させる。 Further, an Al 2 O 3 film is sputtered on the Pt / Ti layer so as to cover the ferroelectric capacitor insulating film 28 and the upper electrode 29 at room temperature, so that the ferroelectric capacitor insulating film 28 is made of H 2. An encap layer 330A to be protected is formed. Instead of the Al 2 O 3 film, a PZT film, a PLZT film, or a TiO x film can be deposited as the encap layer 330A. After the formation of the encap layer 330A, heat treatment is performed at 550 ° C. for 60 minutes in an oxygen atmosphere to improve the film quality of the strong encap layer 330A.

さらにこのようにして形成されたエンキャップ層３３０Ａ上にレジストパターンを形成し、かかるレジストパターンをマスクに前記Ｐｔ／Ｔｉ層をパターニングし、下部電極２７を形成する。   Further, a resist pattern is formed on the encap layer 330A formed in this way, and the Pt / Ti layer is patterned using the resist pattern as a mask to form the lower electrode 27.

さらに前記下部電極２７のパターニングの際に使ったレジストパターンを除去し、３５０°Ｃにて３０分間熱処理し、さらに前記層間絶縁膜２６上にＡｌ2Ｏ3膜をスパッタリングすることにより、エンキャップ層３３０を、エンキャップ層３３０がその下のエンキャップ層３３０Ａを覆うように形成する。 Further, the resist pattern used in the patterning of the lower electrode 27 is removed, heat-treated at 350 ° C. for 30 minutes, and an Al 2 O 3 film is sputtered on the interlayer insulating film 26 to thereby obtain an encap layer. 330 is formed such that the encap layer 330 covers the encap layer 330A below it.

さらに図３（Ａ）の工程では、前記エンキャップ層３３０の形成の後、酸素雰囲気中、６５０°Ｃで３０分間の熱処理を行い、強誘電体キャパシタ絶縁膜２８中に導入されたダメージを解消する。さらに前記エンキャップ層３３０上に層間絶縁膜３０を、先にも説明したように、ＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8やＳｉ2Ｆ3Ｃｌ等のポリシラン化合物、あるいはＳｉＦ4を原料としたプラズマＣＶＤ法により、約１２００ｎｍの厚さに形成する。前記層間絶縁膜３０は、ＴＥＯＳを原料として形成することも可能である。また、プラズマＣＶＤ法の他に、熱励起ＣＶＤ法やレーザ励起ＣＶＤ法を使うこともできる。前記層間絶縁膜３０は、形成された後、ＣＭＰ法により、上部電極２９の表面から測った厚さが約４００ｎｍになるまで研磨され、平坦化される。 Further, in the step of FIG. 3A, after the encap layer 330 is formed, heat treatment is performed in an oxygen atmosphere at 650 ° C. for 30 minutes to eliminate the damage introduced into the ferroelectric capacitor insulating film 28. To do. Further, the interlayer insulating film 30 is formed on the encap layer 330, and as described above, a polysilane compound such as SiH 4 , Si 2 F 6 , Si 3 F 8 or Si 2 F 3 Cl, or SiF 4 is used. A thickness of about 1200 nm is formed by plasma CVD as a raw material. The interlayer insulating film 30 can also be formed using TEOS as a raw material. In addition to the plasma CVD method, a thermal excitation CVD method or a laser excitation CVD method can also be used. After the interlayer insulating film 30 is formed, it is polished and planarized by CMP until the thickness measured from the surface of the upper electrode 29 is about 400 nm.

次に図３（Ｂ）の工程において前記層間絶縁膜３０の脱水処理を、Ｎ2プラズマあるいはＮ2Ｏプラズマを使って行った後、ＣＨＦ3およびＣＦ4とＡｒの混合ガスを使ったレジストプロセスにより、前記層間絶縁膜３０中に、前記エンキャップ層３３０および３３０Ａを貫通して、それぞれ前記上部電極２９および下部電極２７を露出するようにコンタクトホール３０Ａおよび３０Ｂを形成する。 Next, after the dehydration process of the interlayer insulating film 30 is performed using N 2 plasma or N 2 O plasma in the step of FIG. 3B, a resist process using a mixed gas of CHF 3, CF 4 and Ar. Thus, contact holes 30A and 30B are formed in the interlayer insulating film 30 so as to penetrate the encap layers 330 and 330A and expose the upper electrode 29 and the lower electrode 27, respectively.

さらに図３（Ｂ）の工程では、このようにして形成された構造を酸素雰囲気中、５５０°Ｃで６０分間熱処理し、コンタクトホール３０Ａおよび３０Ｂの形成に伴って生じる強誘電体キャパシタ絶縁膜２８の膜質劣化を回復させる。   Further, in the step of FIG. 3B, the structure thus formed is heat-treated at 550 ° C. for 60 minutes in an oxygen atmosphere, and the ferroelectric capacitor insulating film 28 generated along with the formation of the contact holes 30A and 30B. To restore film quality degradation.

次に図４（Ｃ）の工程において図３（Ｂ）の構造上にコンタクトホール３０Ｃ〜３０Ｆに対応する開口部を有するレジストパターンＲを形成し、前記レジストパターンＲをマスクに前記層間絶縁膜３０および２６を、間に介在するエンキャップ層３３０も含めてパターニングし、拡散領域２１ａ〜２１ｄをそれぞれ露出するコンタクトホール３０Ｃ〜３０Ｆを形成する。図４（Ｃ）および以下の説明では、図２に示したコンタクトホール３０Ｇの形成は、簡単のため省略して示している。   4C, a resist pattern R having openings corresponding to the contact holes 30C to 30F is formed on the structure of FIG. 3B, and the interlayer insulating film 30 is formed using the resist pattern R as a mask. And 26 including the encap layer 330 interposed therebetween are patterned to form contact holes 30C to 30F exposing the diffusion regions 21a to 21d, respectively. In FIG. 4C and the following description, the formation of the contact hole 30G shown in FIG. 2 is omitted for simplicity.

次に図４（Ｄ）の工程において前記レジストパターンＲを除去し、Ａｒプラズマエッチングによる前処理を行った後、前記層間絶縁膜３０上にＴｉＮ膜３１をスパッタリングにより、約５０ｎｍの厚さに、前記ＴｉＮ膜３１が前記コンタクトホール３１Ａの内壁面および底面、また前記コンタクトホール３１Ｂの内壁面および底面を連続して覆うように形成する。このようにして形成されたＴｉＮ膜３１は、前記コンタクトホール３１Ａの底面において前記上部電極２９の露出部にコンタクトし、また前記コンタクトホール３１Ｂの底面において前記下部電極２７の露出部にコンタクトする。また前記ＴｉＮ膜３１は、コンタクトホール３０Ｃ〜３０Ｆにおいて、露出された拡散領域２１ａ〜２１ｄとコンタクトする。   Next, after removing the resist pattern R in the step of FIG. 4D and performing a pretreatment by Ar plasma etching, a TiN film 31 is sputtered on the interlayer insulating film 30 to a thickness of about 50 nm. The TiN film 31 is formed so as to continuously cover the inner wall surface and bottom surface of the contact hole 31A and the inner wall surface and bottom surface of the contact hole 31B. The TiN film 31 thus formed contacts the exposed portion of the upper electrode 29 at the bottom surface of the contact hole 31A, and contacts the exposed portion of the lower electrode 27 at the bottom surface of the contact hole 31B. The TiN film 31 is in contact with the exposed diffusion regions 21a to 21d in the contact holes 30C to 30F.

次に図５（Ｅ）の工程において、図４（Ｄ）の構造上にＷＦ6とＡｒおよびＨ2を使ったＣＶＤ法により、Ｗ層３２を前記ＴｉＮ膜３１上に、前記コンタクトホール３０Ｃ〜３０Ｆの各々を充填するように堆積する。 Next, in the step of FIG. 5E, the W layer 32 is formed on the TiN film 31 by the CVD method using WF 6 , Ar and H 2 on the structure of FIG. Deposit to fill each of 30F.

図５（Ｅ）の工程では、Ｗ層のＣＶＤ工程においてＨ2が使われるが、図５（Ｅ）の構造では強誘電体膜２８を含む強誘電体キャパシタ全体がＴｉＮ膜３１により連続的に覆われているため、Ｈ2が強誘電体膜２８に到達することはなく、還元による強誘電体キャパシタの特性劣化の問題が回避される。 In the process of FIG. 5E, H 2 is used in the CVD process for the W layer. In the structure of FIG. 5E, the entire ferroelectric capacitor including the ferroelectric film 28 is continuously formed by the TiN film 31. Since it is covered, H 2 does not reach the ferroelectric film 28, and the problem of deterioration of the characteristics of the ferroelectric capacitor due to reduction is avoided.

次に図５（Ｆ）の工程において、前記層間絶縁膜３０上のＷ層３２をＣＭＰ法により研磨・除去し、その結果、コンタクトホール３０Ａ〜３０Ｆ内に残留したＷ層部分により、Ｗプラグ３２Ａ〜３２Ｆがそれぞれ形成される。また、かかるＣＭＰ工程の結果、前記ＴｉＮ膜３１も平坦化され、各々のコンタクトホール３０Ａ〜３０Ｆに対応してＴｉＮパターン３１Ａ〜３１Ｆが形成される。   Next, in the step of FIG. 5F, the W layer 32 on the interlayer insulating film 30 is polished and removed by the CMP method. As a result, the W layer portion remaining in the contact holes 30A to 30F causes the W plug 32A. To 32F are formed. As a result of the CMP process, the TiN film 31 is also planarized, and TiN patterns 31A to 31F are formed corresponding to the contact holes 30A to 30F.

このようにして形成されたＷプラグ３２Ａ〜３２Ｆのうち、Ｗプラグ３２ＡはＩｒＯxよりなる上部電極２９とＴｉＮパターン３１Ａを介してコンタクトするが、先にも表１で説明したように、ＴｉＮパターン３１ＡはＩｒＯxなどの導電性酸化物と反応することがなく、このためコンタクト抵抗の増大は生じない。   Of the W plugs 32A to 32F formed in this way, the W plug 32A is in contact with the upper electrode 29 made of IrOx via the TiN pattern 31A. However, as previously described in Table 1, the TiN pattern 31A Does not react with a conductive oxide such as IrOx, so that contact resistance does not increase.

次に図５（Ｇ）の工程において、前記層間絶縁膜３０に対してＮ2プラズマによる脱水処理および膜質改善処理を行い、さらにＲＦエッチングにより各々のコンタクトプラグ３２Ａ〜３２Ｆの表面をクリーニングした後、スパッタリング法により、前記層間絶縁膜３０上に厚さが５０ｎｍのＴｉＮ膜と厚さが５００ｎｍのＡｌ−Ｃｕ合金膜と厚さが５ｎｍのＴｉ膜と厚さが１００ｎｍのＴｉＮ膜とを積層した構造の導電層３３を形成する。 Next, in the step of FIG. 5G, the interlayer insulating film 30 is subjected to dehydration treatment by N 2 plasma and film quality improvement treatment, and after cleaning the surfaces of the contact plugs 32A to 32F by RF etching, A structure in which a TiN film having a thickness of 50 nm, an Al—Cu alloy film having a thickness of 500 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 100 nm are stacked on the interlayer insulating film 30 by sputtering. The conductive layer 33 is formed.

さらに図６（Ｈ）の工程で、このようにして形成された導電層３３をパターニングして配線パターン３３Ａ〜３３Ｅを、前記コンタクトプラグ３２Ａ〜３２Ｆに対応して形成する。   Further, in the step of FIG. 6H, the conductive layer 33 thus formed is patterned to form wiring patterns 33A to 33E corresponding to the contact plugs 32A to 32F.

さらに図６（Ｉ）の工程では図６（Ｈ）の構造上に、スパッタリングにより、Ａｌ2Ｏ3などよりなるカバー膜３３ａを形成する。   Further, in the step of FIG. 6I, a cover film 33a made of Al2O3 or the like is formed on the structure of FIG. 6H by sputtering.

さらに図６（Ｉ）の構造上に次の層間絶縁膜を形成し、図５（Ｇ）〜図６（Ｉ）の工程を繰り返すことにより、上層の配線層を形成することが可能になる。   Further, by forming the next interlayer insulating film on the structure of FIG. 6I and repeating the steps of FIGS. 5G to 6I, an upper wiring layer can be formed.

本実施例では、Ｗ層３２が形成されてから後は、酸素雰囲気中での熱処理工程が行われることはなく、従ってＷプラグ３２Ａ〜３２Ｆの酸化によるコンタクト抵抗の増大の問題は生じない。

［第３実施例］
図７（Ａ）〜（Ｃ）は、本発明の第３実施例によるＦｅＲＡＭの製造方法を示す。ただし、図中、対応する部分には同一の参照符号を付し、説明を省略する。 In the present embodiment, after the W layer 32 is formed, the heat treatment step in an oxygen atmosphere is not performed, so that the problem of increase in contact resistance due to oxidation of the W plugs 32A to 32F does not occur.

[Third embodiment]
7A to 7C show a method of manufacturing FeRAM according to the third embodiment of the present invention. However, in the figure, corresponding portions are denoted by the same reference numerals, and description thereof is omitted.

本実施例は先の実施例の一変形例となっており、図７（Ａ）の工程は、図５（Ｅ）の工程に引き続いて行われる。   This embodiment is a modification of the previous embodiment, and the process of FIG. 7A is performed following the process of FIG.

本実施例では、図７（Ａ）の工程において、前記層間絶縁膜３０上のＴｉＮ膜３１を覆うＷ層３１を、ドライエッチングを使ったエッチバックにより、選択的に除去する。図７（Ａ）の工程では、前記ＴｉＮ膜３１は前記層間絶縁膜３０上に、連続して延在する状態で残されるため、前記強誘電体キャパシタはＴｉＮ膜３１により覆われており、かかるエッチバック工程を行っても強誘電体キャパシタ中の強誘電体膜２８が劣化することはない。   In this embodiment, in the step of FIG. 7A, the W layer 31 covering the TiN film 31 on the interlayer insulating film 30 is selectively removed by etch back using dry etching. In the step of FIG. 7A, since the TiN film 31 remains on the interlayer insulating film 30 in a continuously extending state, the ferroelectric capacitor is covered with the TiN film 31, and thus Even if the etch back process is performed, the ferroelectric film 28 in the ferroelectric capacitor is not deteriorated.

さらに図７（Ｂ）の工程において、図７（Ａ）の構造上に導電層３３を、Ａｌ−Ｃｕ合金膜とＴｉ膜とＴｉＮ膜とをそれぞれ５００ｎｍ，５ｎｍおよび１００ｎｍの厚さに堆積することにより形成し、図７（Ｃ）の工程において、前記導電層３３をパターニングすることにより、配線パターン３３Ａ〜３３Ｅを形成する。前記配線パターン３３Ａ〜３３Ｅのパターンに伴い、図７（Ｃ）の工程では前記ＴｉＮ膜３１もパターニングされ、ＴｉＮパターン３１Ａ〜３１Ｅが前記配線パターン３３Ａ〜３３Ｅに対応して形成される。   7B, a conductive layer 33 and an Al—Cu alloy film, a Ti film, and a TiN film are deposited on the structure of FIG. 7A to a thickness of 500 nm, 5 nm, and 100 nm, respectively. In the step of FIG. 7C, the conductive layer 33 is patterned to form wiring patterns 33A to 33E. In accordance with the patterns of the wiring patterns 33A to 33E, the TiN film 31 is also patterned in the step of FIG. 7C, and TiN patterns 31A to 31E are formed corresponding to the wiring patterns 33A to 33E.

本実施例においても、強誘電体キャパシタがＨ2を阻止するＴｉＮ膜により覆われているため、Ｗプラグ３２Ａ〜３２Ｆの形成後に劣化が生じることがない。また酸化雰囲気中での熱処理が行われることがなく、コンタクトプラグ抵抗が増大する問題も生じない。

［第４実施例］
図８（Ａ）〜図１１（Ｉ）は、本発明の第４実施例によるＦｅＲＡＭの製造方法を示す。ただし図中、先に説明した部分と同一の部分には同一の参照符号を付し、説明を省略する。 Also in this embodiment, since the ferroelectric capacitor is covered with the TiN film that blocks H 2 , no deterioration occurs after the formation of the W plugs 32A to 32F. Also, no heat treatment is performed in an oxidizing atmosphere, and there is no problem of increasing the contact plug resistance.

[Fourth embodiment]
8A to 11I show a method of manufacturing FeRAM according to the fourth embodiment of the present invention. However, in the figure, the same reference numerals are assigned to the same parts as those described above, and the description thereof is omitted.

図８（Ａ），（Ｂ）は先の図３（Ａ），（Ｂ）の工程に対応し、層間絶縁膜２６上に形成された強誘電体キャパシタを層間絶縁膜３０により覆い、上部電極２９および下部電極２７を露出するコンタクトホール３０Ａ，３０Ｂを形成した後、酸素雰囲気中での熱処理により、強誘電体膜２８の膜質劣化を補償する。   8A and 8B correspond to the steps of FIGS. 3A and 3B, and the ferroelectric capacitor formed on the interlayer insulating film 26 is covered with the interlayer insulating film 30, and the upper electrode is formed. After the contact holes 30A and 30B exposing the 29 and the lower electrode 27 are formed, the film quality deterioration of the ferroelectric film 28 is compensated by heat treatment in an oxygen atmosphere.

次に図９（Ｃ）の工程において図８（Ｂ）の構造上にＴｉＮ膜３１をスパッタリングにより前記層間絶縁膜３０を連続的に覆うように形成し、図９（Ｄ）の工程において前記ＴｉＮ膜３１をパターニングし、前記強誘電体キャパシタ上にＴｉＮパターン３１ａを形成する。   Next, in the step of FIG. 9C, a TiN film 31 is formed on the structure of FIG. 8B by sputtering so as to continuously cover the interlayer insulating film 30, and in the step of FIG. 9D, the TiN film 31 is formed. The film 31 is patterned to form a TiN pattern 31a on the ferroelectric capacitor.

さらに図９（Ｅ）の工程において前記層間絶縁膜３０中にそれぞれ拡散領域２１ａ〜２１ｄを露出するコンタクトホール３０Ｃ〜３０Ｆを形成し、図１０（Ｆ）の工程において図９（Ｅ）の構造上に前記コンタクトホール３０Ｃ〜３０Ｆを覆うように、また前記ＴｉＮパターン３１ａを覆うように厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜とを順次積層したＴｉ／ＴｉＮ膜３１ｂをスパッタリング法により、約７０ｎｍ（＝２０＋５０ｎｍ）の厚さに形成する。   Further, in the step of FIG. 9E, contact holes 30C to 30F exposing the diffusion regions 21a to 21d are formed in the interlayer insulating film 30, respectively. In the step of FIG. 10F, the structure shown in FIG. A Ti / TiN film 31b in which a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm are sequentially stacked so as to cover the contact holes 30C to 30F and to cover the TiN pattern 31a is formed by sputtering. , And a thickness of about 70 nm (= 20 + 50 nm).

さらに図１０（Ｇ）の工程において図１０（Ｆ）のＴｉ／ＴｉＮ膜３１ｂ上にＷ層３２をＣＶＤ法により、前記コンタクトホール３０Ａ〜３０Ｆを充填するように形成し、図１１（Ｈ）の工程においてＣＭＰ法により前記層間絶縁膜３０上のＷ層３２を除去することにより、前記コンタクトホール３０Ａ〜３０Ｆに対応してＷプラグ３２Ａ〜３２Ｆが形成される。その結果、前記Ｗプラグ３２Ａあるいは３２Ｂは、ＴｉＮ膜とＴｉ膜とＴｉＮ膜とＷ膜とを順次積層した層構造を有する。   Further, in the step of FIG. 10G, a W layer 32 is formed on the Ti / TiN film 31b of FIG. 10F by the CVD method so as to fill the contact holes 30A to 30F. In the process, by removing the W layer 32 on the interlayer insulating film 30 by CMP, W plugs 32A to 32F are formed corresponding to the contact holes 30A to 30F. As a result, the W plug 32A or 32B has a layer structure in which a TiN film, a Ti film, a TiN film, and a W film are sequentially stacked.

一方、前記コンタクトホール３０Ｃ〜３０Ｆには、内壁面および底面にコンタクトするようにＴｉ／ＴｉＮパターン３１Ｃ'〜３１Ｆ'が形成され、前記Ｗプラグ３２Ｃ〜３２Ｆは対応する拡散領域２１ａから２１ｄにかかるＴｉ／ＴｉＮパターンを介してコンタクトする。すなわち、コンタクトホール３０Ｃ〜３０Ｆにおいては、コンタクトプラグはＴｉ／ＴｉＮ膜とＷ膜を積層した構造を有する。   On the other hand, Ti / TiN patterns 31C ′ to 31F ′ are formed in the contact holes 30C to 30F so as to contact the inner wall surface and the bottom surface, and the W plugs 32C to 32F are formed on the Ti corresponding to the diffusion regions 21a to 21d. / Contact through TiN pattern. That is, in the contact holes 30C to 30F, the contact plug has a structure in which a Ti / TiN film and a W film are stacked.

このように、コンタクトホール３０Ｃ〜３０ＦにＴｉパターン３１Ａ'〜３１Ｆ'を形成することにより、コンタクトプラグ３２Ｃ〜３２Ｆの密着性が向上し、また表１よりわかるように多少コンタクト抵抗が低減される。   Thus, by forming the Ti patterns 31A ′ to 31F ′ in the contact holes 30C to 30F, the adhesion of the contact plugs 32C to 32F is improved, and as shown in Table 1, the contact resistance is slightly reduced.

本実施例においても、Ｗ層３２が形成された以降、酸素雰囲気中での熱処理がなされることはなく、Ｗプラグの酸化によるコンタクト抵抗の増大の問題は生じない。   Also in this embodiment, after the W layer 32 is formed, heat treatment in an oxygen atmosphere is not performed, and the problem of increase in contact resistance due to oxidation of the W plug does not occur.

なお、図９（Ｄ）の工程では、前記ＴｉＮ膜３１を、図９（Ｅ）の工程においてコンタクトホール３０Ｃ〜３０Ｆをプラズマクリーニングする際に、プラズマ形成が容易になるようにパターニングしているが、このようなプラズマクリーニングが必要でない場合、あるいはクリーニングを別の方法で行う場合には、かかるＴｉＮ膜３１のパターニングは不必要である。この場合には、図１０（Ｆ），（Ｇ）に対応して、図１２（Ａ），（Ｂ）に示す構造が得られる。この場合でも、Ｗ層３２をＣＭＰ法により層間絶縁膜３０上から除去した場合には、図１１（Ｈ）と同じ構造が得られる。   In the step of FIG. 9D, the TiN film 31 is patterned to facilitate plasma formation when the contact holes 30C to 30F are plasma-cleaned in the step of FIG. 9E. When such plasma cleaning is not necessary or when cleaning is performed by another method, the patterning of the TiN film 31 is unnecessary. In this case, the structures shown in FIGS. 12A and 12B are obtained corresponding to FIGS. 10F and 10G. Even in this case, when the W layer 32 is removed from the interlayer insulating film 30 by the CMP method, the same structure as FIG. 11H is obtained.

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope described in the claims.

（付記１）
半導体基板と、
前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、
前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造のキャパシタと、
前記半導体基板上に前記キャパシタを覆うように形成された絶縁膜と、
絶縁膜に、前記キャパシタの上部電極を露出するように形成された第１のコンタクトホールと、
絶縁膜に、前記拡散領域を露出するように形成された第２のコンタクトホールと、
前記第１のコンタクトホール中に形成された第１の導電プラグと、
前記第２のコンタクトホール中に形成された第２の導電プラグとよりなり、
前記第１の導電プラグと前記上部電極との間には導電性窒化膜が、前記第１のコンタクトホール内壁および前記上部電極表面に接するように形成されていることを特徴とする半導体装置。
（付記２）
前記第２のコンタクトホールには、前記第２の導電プラグと前記拡散領域との間に、前記第２のコンタクトホール内壁および前記拡散領域に接するように、別の導電性窒化膜が形成されていることを特徴とする請求項１記載の半導体装置。
（付記３）
前記導電性窒化膜および前記別の導電性窒化膜は、実質的に同一の組成を有することを特徴とする付記２記載の半導体装置。
（付記４）
前記第２のコンタクトホールには、前記第２の導電プラグと前記拡散領域との間に、前記第２のコンタクトホール内壁および前記拡散領域に接するように金属膜が形成されており、前記金属膜上には別の導電性窒化膜が形成されていることを特徴とする付記１記載の半導体装置。
（付記５）
さらに、前記第１のコンタクトホール中には、前記導電性窒化膜と前記第１の導電プラグとの間に、前記金属膜と同一組成の金属膜と、前記別の導電性窒化膜と同一組成の導電性窒化膜とを積層した構造が介在することを特徴とする付記４記載の半導体装置。
（付記６）
さらに前記第２の絶縁膜上には導電パターンが形成されており、前記導電パターンと前記第２の絶縁膜との間には、前記導電性窒化膜と実質的に同じ組成の導電性窒化膜が介在することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記７）
前記第１および第２の導電プラグは、Ｗを含むことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記導電性窒化膜および前記別の導電性窒化膜は、窒化チタン膜よりなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記上部電極は、導電性酸化物よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
さらに前記絶縁膜中に前記下部電極を露出するように形成された第３のコンタクトホールと、前記第３のコンタクトホール中に形成された第３の導電プラグとを含み、前記第３のコンタクトホール中には、前記下部電極と前記第３の導電プラグとの間に、前記第３のコンタクトホール内壁および前記下部電極に接するように、前記導電性窒化膜と同一組成の導電性窒化膜が設けられたことを特徴とする付記１記載の半導体装置。
（付記１１）
半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成する工程と、
（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、
（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、
（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、
（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、
（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するように形成する工程とを特徴とする半導体装置の製造方法。
（付記１２）
前記第１の導電性窒化膜は、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように、また前記第３のコンタクトホールにおいて、前記拡散領域と直接にコンタクトするように形成されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３）
前記工程（ｃ）と工程（ｄ）との間に、
（ｃ１）前記絶縁膜上に、前記第１および第２のコンタクトホールを含むように第２の導電性窒化膜を、前記第２の導電性窒化膜が、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように堆積する工程と、
（ｃ２）前記第２の導電性窒化膜を、前記第１および第２のコンタクトホールを含む領域を除いて、除去する工程とを設けたことを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）
前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、金属膜と別の導電性窒化膜とを順次堆積する工程をさらに含むことを特徴とする付記１２または１３記載の半導体装置の製造方法。
（付記１５）
さらに前記導電層および導電性窒化膜を、前記絶縁膜の表面から除去する工程とを含むことを特徴とする付記１１〜１４記載の半導体装置の製造方法。
（付記１６）
前記導電層および導電性窒化膜を除去する工程は、化学機械研磨法により実行されることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７）
前記導電層および導電性窒化膜を除去する工程は、ドライエッチングによることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１８）
前記導電性窒化膜の除去工程は、前記導電性窒化膜上に形成された導体パターンを自己整合マスクとしてドライエッチングにより実行されることを特徴とする付記１７記載の半導体装置の製造方法。
（付記１９）
前記導電層を堆積する工程は、ＣＶＤ法により行われることを特徴とする付記１１〜１８のうち、いずれか一項記載の半導体装置の製造方法。
（付記２０）
前記導電性窒化膜を堆積する工程は、スパッタリング法により行われることを特徴とする請求項１１〜１９のうち、いずれか一項記載の半導体装置の製造方法。 (Appendix 1)
A semiconductor substrate;
A transistor formed on the semiconductor substrate and including a diffusion region formed in the semiconductor substrate;
A capacitor formed on the semiconductor substrate and having a structure in which a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked;
An insulating film formed on the semiconductor substrate so as to cover the capacitor;
A first contact hole formed in the insulating film so as to expose the upper electrode of the capacitor;
A second contact hole formed in the insulating film so as to expose the diffusion region;
A first conductive plug formed in the first contact hole;
A second conductive plug formed in the second contact hole,
A semiconductor device, wherein a conductive nitride film is formed between the first conductive plug and the upper electrode so as to be in contact with an inner wall of the first contact hole and a surface of the upper electrode.
(Appendix 2)
In the second contact hole, another conductive nitride film is formed between the second conductive plug and the diffusion region so as to be in contact with the inner wall of the second contact hole and the diffusion region. The semiconductor device according to claim 1, wherein:
(Appendix 3)
The semiconductor device according to claim 2, wherein the conductive nitride film and the another conductive nitride film have substantially the same composition.
(Appendix 4)
In the second contact hole, a metal film is formed between the second conductive plug and the diffusion region so as to be in contact with the inner wall of the second contact hole and the diffusion region, and the metal film 2. The semiconductor device according to appendix 1, wherein another conductive nitride film is formed thereon.
(Appendix 5)
Further, in the first contact hole, between the conductive nitride film and the first conductive plug, a metal film having the same composition as the metal film and the same composition as the other conductive nitride film are provided. The semiconductor device according to appendix 4, wherein a structure in which a conductive nitride film is laminated is interposed.
(Appendix 6)
Further, a conductive pattern is formed on the second insulating film, and a conductive nitride film having substantially the same composition as the conductive nitride film is provided between the conductive pattern and the second insulating film. The semiconductor device as described in any one of the supplementary notes 1-6 characterized by the above-mentioned.
(Appendix 7)
The semiconductor device according to claim 1, wherein the first and second conductive plugs include W.
(Appendix 8)
The semiconductor device according to any one of appendices 1 to 7, wherein the conductive nitride film and the another conductive nitride film are made of a titanium nitride film.
(Appendix 9)
The semiconductor device according to claim 1, wherein the upper electrode is made of a conductive oxide.
(Appendix 10)
The third contact hole further includes a third contact hole formed in the insulating film so as to expose the lower electrode, and a third conductive plug formed in the third contact hole. A conductive nitride film having the same composition as the conductive nitride film is provided between the lower electrode and the third conductive plug so as to be in contact with the inner wall of the third contact hole and the lower electrode. The semiconductor device according to appendix 1, wherein the semiconductor device is formed.
(Appendix 11)
A semiconductor substrate, a transistor formed on the semiconductor substrate and including a diffusion region formed in the semiconductor substrate, and a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked on the semiconductor substrate. A method of manufacturing a semiconductor device having a ferroelectric capacitor having a structure,
(A) forming an insulating film on the semiconductor substrate so as to cover the ferroelectric capacitor;
(B) forming first and second contact holes in the insulating film so as to expose the upper electrode and the lower electrode;
(C) heat-treating the ferroelectric capacitor in an oxidizing atmosphere;
(D) forming a third contact hole in the insulating film so as to expose the diffusion region;
(E) forming a first conductive nitride film on the insulating film so as to include the first to third contact holes;
(F) A method of manufacturing a semiconductor device, comprising: forming a conductive layer on the first conductive nitride film so that the conductive layer fills the first to third contact holes.
(Appendix 12)
The first conductive nitride film is in direct contact with the exposed upper electrode in the first contact hole, and directly with the exposed lower electrode in the second contact hole. 12. The method of manufacturing a semiconductor device according to claim 11, wherein the semiconductor device is formed so as to be in contact with each other and to be in direct contact with the diffusion region in the third contact hole.
(Appendix 13)
Between step (c) and step (d),
(C1) A second conductive nitride film is formed on the insulating film so as to include the first and second contact holes, and the second conductive nitride film is formed in the first contact hole. Depositing in direct contact with the exposed upper electrode and in direct contact with the exposed lower electrode in the second contact hole;
(C2) The method for manufacturing a semiconductor device according to appendix 12, wherein a step of removing the second conductive nitride film except for the region including the first and second contact holes is provided. .
(Appendix 14)
14. The semiconductor according to appendix 12 or 13, further comprising a step of sequentially depositing a metal film and another conductive nitride film on the insulating film so as to include the first to third contact holes. Device manufacturing method.
(Appendix 15)
The method for manufacturing a semiconductor device according to any one of supplementary notes 11 to 14, further comprising a step of removing the conductive layer and the conductive nitride film from the surface of the insulating film.
(Appendix 16)
The method of manufacturing a semiconductor device according to appendix 15, wherein the step of removing the conductive layer and the conductive nitride film is performed by a chemical mechanical polishing method.
(Appendix 17)
The method of manufacturing a semiconductor device according to appendix 15, wherein the step of removing the conductive layer and the conductive nitride film is performed by dry etching.
(Appendix 18)
18. The method of manufacturing a semiconductor device according to claim 17, wherein the step of removing the conductive nitride film is performed by dry etching using a conductor pattern formed on the conductive nitride film as a self-aligned mask.
(Appendix 19)
The method of manufacturing a semiconductor device according to any one of appendices 11 to 18, wherein the step of depositing the conductive layer is performed by a CVD method.
(Appendix 20)
The method of manufacturing a semiconductor device according to claim 11, wherein the step of depositing the conductive nitride film is performed by a sputtering method.

従来のＦｅＲＡＭの構成を示す図である。It is a figure which shows the structure of the conventional FeRAM. 本発明の第１実施例によるＦｅＲＡＭの構成を示す図である。It is a figure which shows the structure of FeRAM by 1st Example of this invention. （Ａ），（Ｂ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。(A), (B) is a figure (the 1) which shows the manufacturing process of FeRAM by 2nd Example of this invention. （Ｃ），（Ｄ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。(C), (D) is a figure (the 2) which shows the manufacturing process of FeRAM by 2nd Example of this invention. （Ｅ）〜（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。(E)-(G) are figures (the 3) which show the manufacturing process of FeRAM by 2nd Example of this invention. （Ｈ），（Ｉ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。(H), (I) is a figure (the 4) which shows the manufacturing process of FeRAM by 2nd Example of this invention. （Ａ）〜（Ｃ）は、本発明の第３実施例によるＦｅＲＡＭの製造工程を示す図である。(A)-(C) are figures which show the manufacturing process of FeRAM by 3rd Example of this invention. （Ａ）〜（Ｂ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。(A)-(B) is a figure (the 1) which shows the manufacturing process of FeRAM by 4th Example of this invention. （Ｃ）〜（Ｅ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。(C)-(E) are figures (the 2) which show the manufacturing process of FeRAM by 4th Example of this invention. （Ｆ），（Ｇ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。(F), (G) is a figure (the 3) which shows the manufacturing process of FeRAM by 4th Example of this invention. （Ｈ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。(H) is a figure (the 4) which shows the manufacturing process of FeRAM by 4th Example of this invention. （Ａ），（Ｂ）は、本発明の第４実施例の一変形例を示す図である。(A), (B) is a figure which shows the modification of 4th Example of this invention.

符号の説明Explanation of symbols

２１ 基板
２１Ａ，２１Ｂ ウェル
２１ａ〜２１ｄ 拡散領域
２２ 素子分離膜
２３Ａ，２３Ｂ ゲート絶縁膜
２４Ａ，２４Ｂ ゲート電極
２５ ＳｉＯＮ膜
２６，３０，３４ 層間絶縁膜
２７ 下部電極
２８ 強誘電体キャパシタ絶縁膜
２９ 上部電極
３０Ａ〜３０Ｇ コンタクトホール
３１ ＴｉＮ膜
３１Ａ〜３１Ｇ ＴｉＮパターン
３２ Ｗ層
３２Ａ〜３２Ｇ Ｗプラグ
３３Ａ〜３３Ｆ，３８Ａ，３８Ｂ，４１Ａ〜４１Ｅ 配線パターン
３３ａ Ａｌ2Ｏ3保護膜
３５，４０ 保護膜
３１Ｃ'〜３１Ｆ'，３６Ａ，３６Ｂ Ｔｉ／ＴｉＮ密着層
３３０，３３０Ａ エンキャップ層 21 Substrate 21A, 21B Well 21a-21d Diffusion region 22 Element isolation film 23A, 23B Gate insulating film 24A, 24B Gate electrode 25 SiON film 26, 30, 34 Interlayer insulating film 27 Lower electrode 28 Ferroelectric capacitor insulating film 29 Upper electrode 30A~30G contact holes 31 TiN film 31a to 31g TiN pattern 32 W layers 32a to 32g W plugs 33A~33F, 38A, 38B, 41A~41E wiring pattern 33a Al 2 O 3 protective film 35, 40 protective film 31C'~31F ', 36A, 36B Ti / TiN adhesion layer 330, 330A Encap layer

Claims (6)

半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成し、次いでＮ 2 プラズマ又はＮ 2 Ｏプラズマを用いて該絶縁膜を脱水する工程と、
（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、
（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、
（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、
（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、
（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するようにＣＶＤ法により形成する工程とを特徴とする半導体装置の製造方法。 A semiconductor substrate, a transistor formed on the semiconductor substrate and including a diffusion region formed in the semiconductor substrate, and a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked on the semiconductor substrate. A method of manufacturing a semiconductor device having a ferroelectric capacitor having a structure,
(A) forming an insulating film on the semiconductor substrate so as to cover the ferroelectric capacitor , and then dehydrating the insulating film using N 2 plasma or N 2 O plasma ;
(B) forming first and second contact holes in the insulating film so as to expose the upper electrode and the lower electrode;
(C) heat-treating the ferroelectric capacitor in an oxidizing atmosphere;
(D) forming a third contact hole in the insulating film so as to expose the diffusion region;
(E) forming a first conductive nitride film on the insulating film so as to include the first to third contact holes;
(F) Manufacturing a semiconductor device, comprising: forming a conductive layer on the first conductive nitride film by a CVD method so that the conductive layer fills the first to third contact holes. Method. 前記第１の導電性窒化膜は、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように、また前記第３のコンタクトホールにおいて、前記拡散領域と直接にコンタクトするように形成されることを特徴とする請求項１記載の半導体装置の製造方法。   The first conductive nitride film is in direct contact with the exposed upper electrode in the first contact hole, and directly with the exposed lower electrode in the second contact hole. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed so as to be in contact with each other and to be in direct contact with the diffusion region in the third contact hole. 前記工程（ｃ）と工程（ｄ）との間に、
（ｃ１）前記絶縁膜上に、前記第１および第２のコンタクトホールを含むように、第２の導電性窒化膜を、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように堆積する工程と、
（ｃ２）前記第２の導電性窒化膜を、前記第１および第２のコンタクトホールを含む領域を除いて除去する工程とをさらに設けたことを特徴とする請求項１記載の半導体装置の製造方法。 Between step (c) and step (d),
(C1) A second conductive nitride film is directly contacted with the exposed upper electrode in the first contact hole so as to include the first and second contact holes on the insulating film. And depositing in the second contact hole so as to be in direct contact with the exposed lower electrode;
2. The method of manufacturing a semiconductor device according to claim 1, further comprising: (c2) removing the second conductive nitride film except for the region including the first and second contact holes. Method. 前記工程（ｅ）では、前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、前記第１の導電性窒化膜の下に金属膜を形成する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。   The step (e) includes a step of forming a metal film under the first conductive nitride film so as to include the first to third contact holes on the insulating film. A method of manufacturing a semiconductor device according to claim 3. さらに前記導電層および前記第１の導電性窒化膜を前記絶縁膜の表面からＣＭＰ法による平坦化処理により除去する工程とを含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。   5. The method further comprises a step of removing the conductive layer and the first conductive nitride film from the surface of the insulating film by a planarization process by a CMP method. The manufacturing method of the semiconductor device of description. 前記ＣＭＰ法による平坦化処理後、前記絶縁膜に対して、ＮAfter the planarization process by the CMP method, N is applied to the insulating film. 22 プラズマを用いた処理を行うことを特徴とする請求項５記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein processing using plasma is performed.
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