KR100470167B1 - FeRAM device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 스토리지 노드 콘택홀 내부에 도전물을 완벽하게 충전시켜, 산화 방지층의 스크래치를 방지할 수 있는 강유전체 메모리 소자 및 그 제조방법을 개시한다. 본 발명의 일 측면에 따르면, 반도체 기판, 상기 반도체 기판상에 적층되어 있는 제 1 및 제 2 층간 절연막, 상기 제 2 및 제 1 층간 절연막 내의 소정 부분에 형성되는 콘택 플러그, 상기 콘택 플러그 및 상기 제 2 층간 절연막의 소정 부분상에 형성되는 산화 방지막, 상기 산화 방지막과, 상기 콘택 플러그 및 제 2 층간 절연막 사이에 개재되는 제 1 베리어 금속막, 상기 산화 방지막 상부에 형성되며, 소정 높이를 갖는 제 3 층간 절연막, 상기 산화 방지막과 콘택되면서, 상기 제 3 층간 절연막 내부에 형성되는 하부 전극, 상기 하부 전극 표면에 형성되는 강유전체막, 및 상기 강유전체막 상부에 형성되는 상부 전극을 포함하며, 상기 콘택 플러그는 상기 베리어 금속막과 일체로 형성된 것을 특징으로 하는 강유전체 메모리 소자가 제공된다.The present invention discloses a ferroelectric memory device capable of completely filling a conductive material inside a storage node contact hole and preventing scratches of an oxide layer, and a method of manufacturing the same. According to an aspect of the present invention, a semiconductor substrate, first and second interlayer insulating films stacked on the semiconductor substrate, contact plugs formed in predetermined portions in the second and first interlayer insulating films, the contact plugs and the first agent are formed. An anti-oxidation film formed on a predetermined portion of the second interlayer insulating film, a first barrier metal film interposed between the anti-oxidation film, the contact plug and the second interlayer insulating film, and a third having a predetermined height formed on the anti-oxidation film An interlayer insulating film, a lower electrode formed in the third interlayer insulating film while being in contact with the anti-oxidation film, a ferroelectric film formed on the lower electrode surface, and an upper electrode formed on the ferroelectric film, wherein the contact plug includes: A ferroelectric memory device is provided that is integrally formed with the barrier metal film.
Description
본 발명은 반도체 메모리 기술에 관한 것으로, 특히 강유전체 메모리 소자 및 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory technology, and more particularly, to a ferroelectric memory device and a method of manufacturing the same.
일반적으로, 강유전체 메모리 소자(Ferrolectric Random Access Memory: 이하 FeRAM)는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라, 동작 속도 역시 기존의 DRAM에 필적하여 차세대 메모리 소자로 각광받고 있다.In general, ferroelectric random access memory (FeRAM) is a non-volatile memory device, which has a merit of storing stored information even when power is cut off, and its operation speed is also comparable to that of conventional DRAM. It is attracting attention as an element.
이러한 강유전체 메모리 소자의 캐패시터 유전막으로 SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), PZT(Pb(ZrxTi1-x)O3) 등의 강유전체 박막이 주로 사용되고 있다. 이러한 강유전체 박막들은 우수한 강유전 특성을 얻기 위하여, 상,하부 전극들의 물성 및 적절한 공정 제어가 필수적이다.Ferroelectric thin films, such as SBT (SrBi 2 Ta 2 O 9 ), BLT ((Bi, La) 4 Ti 3 O 12 ), PZT (Pb (Zr x Ti 1-x ) O 3 ), as capacitor dielectric films of such ferroelectric memory devices This is mainly used. In order to obtain excellent ferroelectric properties, such ferroelectric thin films are required to have proper physical property and proper process control of upper and lower electrodes.
도 1은 종래의 강유전체 메모리 소자를 나타내는 단면도이다.1 is a cross-sectional view showing a conventional ferroelectric memory device.
도 1을 참조하여, 소자 분리막(12) 및 접합 영역(15)이 공지의 방식으로 형성된 반도체 기판(10) 상에 제 1 및 제 2 층간 절연막(20,22)을 형성한다. 이때, 제 1 층간 절연막(15) 내부에는 도면에 도시되지는 않았지만, 비트 라인이 형성되어 있을 수 있고, 제 1 층간 절연막(15)은 적어도 하나 이상의 절연막을 포함할 수 있다. 그후, 접합 영역(15) 중 선택된 영역, 예를 들어 소오스 영역이 노출되도록제 1 및 제 2 층간 절연막(20,22)을 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 다음, 스토리지 노드 콘택홀(H) 및 반도체 기판(10) 결과물 표면에 베리어 금속막(25)을 피복한다. 베리어 금속막(25)으로는 TiN 금속막이 이용될 수 있고, 베리어 금속막(25)과 접합 영역(15)의 접촉면에는 Ti 금속과 실리콘의 반응으로 티타늄 실리사이드층(28)이 형성된다. 이때, 티타늄 실리사이드층(28)은 접착층으로 작용하게 된다. 베리어 금속막(25) 상부에 스토리지 노드 콘택홀(H)이 충분히 매립되도록 텅스텐 금속막이 충전된다. 그후, 텅스텐 금속막 및 베리어 금속막(25)을 제 2 층간 절연막(22) 표면이 노출되도록 화학적 기계적 연마하여, 텅스텐 플러그(30)를 형성한다.Referring to FIG. 1, first and second interlayer insulating films 20 and 22 are formed on a semiconductor substrate 10 in which the device isolation film 12 and the junction region 15 are formed in a known manner. In this case, although not shown in the drawing, a bit line may be formed in the first interlayer insulating layer 15, and the first interlayer insulating layer 15 may include at least one insulating layer. Thereafter, the first and second interlayer insulating layers 20 and 22 are etched to expose a selected region of the junction region 15, for example, a source region, to form a storage node contact hole H. Next, the barrier metal layer 25 is coated on the storage node contact hole H and the resultant surface of the semiconductor substrate 10. A TiN metal film may be used as the barrier metal film 25, and a titanium silicide layer 28 is formed on the contact surface between the barrier metal film 25 and the junction region 15 by the reaction of Ti metal and silicon. At this time, the titanium silicide layer 28 serves as an adhesive layer. The tungsten metal film is filled in the barrier metal film 25 so that the storage node contact hole H is sufficiently filled. Thereafter, the tungsten metal film and the barrier metal film 25 are chemically mechanically polished to expose the surface of the second interlayer insulating film 22 to form the tungsten plug 30.
다음, 텅스텐 플러그(30)가 형성된 제 2 층간 절연막(20) 상부에 산화 방지층으로서, 베리어 금속막(32), 이리듐막(Ir:34), 이리듐 산화막(IrOx:36) 및 백금막(Pt:38)을 순차적으로 증착한다. 이어서, 백금막(38), 이리듐 산화막(36), 이리듐막(34) 및 베리어 금속막(32)을 순차적으로 식각하여, 산화 방지막(40)을 형성한다.Next, a barrier metal film 32, an iridium film (Ir: 34), an iridium oxide film (IrO x : 36), and a platinum film (Pt) as an oxidation prevention layer on the second interlayer insulating film 20 having the tungsten plug 30 formed thereon. : 38) is deposited sequentially. Subsequently, the platinum film 38, the iridium oxide film 36, the iridium film 34, and the barrier metal film 32 are sequentially etched to form the antioxidant film 40.
그후, 산화 방지막(40) 상부에 제 3 층간 절연막(45)을 증착한다음, 산화 방지막(40) 표면이 노출되도록 제 3 층간 절연막(45)을 화학적 기계적 연마한다. 이에따라, 산화 방지막(40)과 제 3 층간 절연막(45)은 동일 평면을 갖는다.Thereafter, the third interlayer insulating film 45 is deposited on the antioxidant film 40, and then the third interlayer insulating film 45 is chemically mechanically polished so that the surface of the antioxidant film 40 is exposed. Accordingly, the antioxidant film 40 and the third interlayer insulating film 45 have the same plane.
계속해서 도 1을 참조하여, 산화 방지막(40) 및 제 3 층간 절연막(45) 상부에 제 4 층간 절연막(50)을 증착한다. 이때, 제 4 층간 절연막(50)은 캐패시터의 하부 전극의 높이만큼 증착함이 바람직하다. 산화 방지막(40)의 소정 부분이 노출될 수 있도록 제 4 층간 절연막(50)을 식각하여, 캐패시터 영역(ST)을 한정한다. 그후에, 결과물 상부에 접착층으로 알루미늄 산화막(Al2O3:55)을 형성한다음, 비등방성 에치백하여, 제 4 층간 절연막(50)의 캐패시터 영역(ST) 양측벽에 알루미늄 산화막(55)을 잔류시킨다.Subsequently, referring to FIG. 1, a fourth interlayer insulating film 50 is deposited on the anti-oxidation film 40 and the third interlayer insulating film 45. In this case, the fourth interlayer insulating film 50 is preferably deposited by the height of the lower electrode of the capacitor. The fourth interlayer insulating film 50 is etched to expose a predetermined portion of the antioxidant film 40 to define the capacitor region ST. Thereafter, an aluminum oxide film (Al 2 O 3 : 55) is formed as an adhesive layer on the upper part of the resultant, and then anisotropically etched back to form an aluminum oxide film 55 on both side walls of the capacitor region ST of the fourth interlayer insulating film 50. Remain.
반도체 기판 결과물 상부에 하부 전극용 도전막, 예를들어, 백금막을 증착한다음, 화학적 기계적 연마를 실시하여, 콘케이브(concave) 형태의 하부 전극(60)을 형성한다. 이어서, 하부 전극(60) 및 제 4 층간 절연막(50) 상부에 강유전체막(65) 및 상부 전극용 도전층(70)을 순차적으로 적층한다음, 소정 부분 패터닝하여, 캐패시터(CAP)를 형성한다.A conductive film for a lower electrode, for example, a platinum film, is deposited on the semiconductor substrate, and chemical mechanical polishing is performed to form a lower electrode 60 in the form of a concave. Subsequently, the ferroelectric film 65 and the upper electrode conductive layer 70 are sequentially stacked on the lower electrode 60 and the fourth interlayer insulating film 50, and then a predetermined portion is patterned to form a capacitor CAP. .
그러나, 종래의 강유전체 메모리 소자는 대부분 COB(capacitor on bit line) 방식으로 형성되고 있다. 이에따라, 상기 도 1에는 자세히 묘사되지는 않았지만, 도 1의 기판(10)과 제 1 층간 절연막(20) 사이에는 다수개의 트랜지스터가 구비되고, 제 1 층간 절연막(20)과 제 2 층간 절연막(22) 사이에는 비트 라인 구조물 및 다층의 절연막이 개재되어 있다. 그러므로, 제 1 및 제 2 층간 절연막(20,22)은 상당히 두꺼운 두께를 갖게되고, 상기 스토리지 노드 콘택홀(H) 역시 이러한 제 1 층간 절연막(20)을 관통하도록 형성되므로, 매우 깊은 깊이를 갖는다. 한편, 반도체 집적 밀도가 기하급수적으로 감소함으로 인하여, 상기 스토리지 노드 콘택홀(H)의 깊이는 깊어지고, 폭은 감소하게 되어, 스토리지 노드 콘택홀(H)내에 텅스텐 물질을 완전하게 매립하는 것이 사실상 어렵다.However, most conventional ferroelectric memory devices are formed by a capacitor on bit line (COB) method. Accordingly, although not described in detail in FIG. 1, a plurality of transistors are provided between the substrate 10 and the first interlayer insulating layer 20 of FIG. 1, and the first interlayer insulating layer 20 and the second interlayer insulating layer 22 are provided. ) Is interposed between the bit line structure and the multilayer insulating film. Therefore, the first and second interlayer insulating films 20 and 22 have a considerably thick thickness, and the storage node contact holes H are also formed to penetrate the first interlayer insulating film 20 and thus have a very deep depth. . On the other hand, as the semiconductor integration density decreases exponentially, the depth of the storage node contact hole H becomes deeper and the width thereof decreases, so that it is practical to completely fill the tungsten material in the storage node contact hole H. it's difficult.
이로 인하여, 텅스텐 플러그(30)내에는 상기 도면에는 보여지지 않지만, 내부에 보이드가 존재하게 되어 텅스텐 플러그(30) 표면에는 소정의 굴곡이 발생될 수 있고, 이러한 텅스텐 플러그(30) 상부에 형성되는 산화 방지막(40) 역시 텅스텐 플러그(30)의 굴곡을 따라 비평탄하게 형성된다.Due to this, although not shown in the figure in the tungsten plug 30, voids are present in the interior thereof, so that a certain bending may occur on the surface of the tungsten plug 30, and the upper surface of the tungsten plug 30 may be formed. The antioxidant film 40 is also formed unevenly along the curvature of the tungsten plug 30.
또한, 베리어 금속막(32), 이리듐막(34), 이리듐 산화막(36) 및 백금막(38)으로 구성되는 산화 방지막(40)이 비평탄하게 형성되면, 제 2 층간 절연막(45)의 화학적 기계적 연마 공정시 산화 방지막(40) 표면의 백금막(38)이 일부 긁히게 되어, 강유전체 메모리 소자의 신뢰성이 저하되는 문제점이 있다.In addition, when the anti-oxidation film 40 composed of the barrier metal film 32, the iridium film 34, the iridium oxide film 36, and the platinum film 38 is unevenly formed, the chemical properties of the second interlayer insulating film 45 In the mechanical polishing process, the platinum film 38 on the surface of the anti-oxidation film 40 is partially scratched, thereby reducing the reliability of the ferroelectric memory device.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 산화 방지층의 스크래치를 방지하고 소자의 신뢰성을 개선할 수 있는 강유전체 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a ferroelectric memory device and a method of manufacturing the same, which can prevent scratches of the anti-oxidation layer and improve device reliability.
도 1은 종래의 강유전체 메모리 소자를 나타내는 단면도.1 is a cross-sectional view showing a conventional ferroelectric memory device.
도 2a 내지 도 2h는 본 발명에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.2A to 2H are cross-sectional views of respective processes for explaining a method of manufacturing a ferroelectric memory device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 반도체 기판 125 : 베리어 금속막100 semiconductor substrate 125 barrier metal film
130a : 콘택 플러그 130b : 잔류 티타늄 질화막130a: contact plug 130b: residual titanium nitride film
150 : 산화 방지막 160 : 제 3 층간 절연막150: antioxidant film 160: third interlayer insulating film
165 : 접착층 170 : 하부 전극165: adhesive layer 170: lower electrode
175 : 강유전체 180 : 상부 전극175 ferroelectric 180 upper electrode
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판, 상기 반도체 기판상에 적층되어 있는 제 1 및 제 2 층간 절연막, 상기 제 2 및 제 1 층간 절연막 내의 소정 부분에 형성되는 콘택 플러그, 상기 콘택 플러그 및 상기 제 2 층간 절연막의 소정 부분상에 형성되는 산화 방지막, 상기 산화 방지막과, 상기 콘택 플러그 및 제 2 층간 절연막 사이에 개재되는 제 1 베리어 금속막, 상기 산화 방지막 상부에 형성되며, 소정 높이를 갖는 제 3 층간 절연막, 상기산화 방지막과 콘택되면서, 상기 제 3 층간 절연막 내부에 형성되는 하부 전극, 상기 하부 전극 표면에 형성되는 강유전체막, 및 상기 강유전체막 상부에 형성되는 상부 전극을 포함하며, 상기 콘택 플러그는 상기 베리어 금속막과 일체로 형성된 것을 특징으로 하는 강유전체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a contact formed in a predetermined portion in the semiconductor substrate, the first and second interlayer insulating film stacked on the semiconductor substrate, the second and first interlayer insulating film An anti-oxidation film formed on a plug, the contact plug and a predetermined portion of the second interlayer insulating film, a first barrier metal film interposed between the anti-oxidation film, the contact plug and the second interlayer insulating film, and formed on the anti-oxidation film And a third interlayer insulating film having a predetermined height, a lower electrode formed inside the third interlayer insulating film, a ferroelectric film formed on a surface of the lower electrode, and an upper electrode formed on the ferroelectric film. And the contact plug is formed integrally with the barrier metal film. The device is provided.
또한, 본 발명의 다른 측면에 따르면, 접합 영역들을 갖는 반도체 기판상에 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계, 상기 선택된 접합 영역이 노출되도록 제 1 및 제 2 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계, 상기 스토리지 노드 콘택홀 내표면 및 제 2 층간 절연막 상에 제 1 베리어 금속막을 형성하는 단계, 상기 스토리지 노드 콘택홀 내부가 충진되도록 티타늄 질화막을 증착하는 단계, 상기 티타늄 질화막을 상기 층간 절연막상의 제 1 베리어 금속막 상에 소정 두께만큼 잔류하도록 화학적 기계적 연마하여, 콘택 플러그 및 제 2 베리어 금속막을 형성하는 단계, 상기 콘택 플러그 및 제 2 베리어 금속막 상부에 산화 방지막을 형성하는 단계, 상기 산화 방지막 상부에 제 3 층간 절연막을 증착하는 단계, 상기 제 3 층간 절연막 표면을 평탄화시키는 단계, 상기 산화 방지막의 소정 부분이 노출되도록 제 3 층간 절연막을 식각하여, 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 하부 전극을 형성하는 단계, 상기 하부 전극 표면에 강유전체막을 형성하는 단계, 및 상기 강유전체막 상부에 상부 전극을 형성하여, 캐패시터를 형성하는 단계를 포함하는 강유전체 메모리 소자의 제조방법이 제공된다.Further, according to another aspect of the invention, forming a first interlayer insulating film on a semiconductor substrate having a junction region, forming a second interlayer insulating film on the first interlayer insulating film, so that the selected junction region is exposed Etching the first and second interlayer insulating layers to form a storage node contact hole, forming a first barrier metal layer on the inner surface of the storage node contact hole and the second interlayer insulating layer, and filling the inside of the storage node contact hole. Depositing a titanium nitride film so that the titanium nitride film is chemically mechanically polished so as to remain on the first barrier metal film on the interlayer insulating film by a predetermined thickness to form a contact plug and a second barrier metal film; Forming an anti-oxidation film on the barrier metal film; Depositing an interlayer insulating film, planarizing a surface of the third interlayer insulating film, etching a third interlayer insulating film to expose a predetermined portion of the anti-oxidation film, and forming a lower electrode region, and forming a lower electrode on the lower electrode region Forming a capacitor, forming a ferroelectric film on the lower electrode surface, and forming an upper electrode on the ferroelectric film, thereby forming a capacitor.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
첨부한 도면 도 2a 내지 도 2h는 본 발명에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2H are cross-sectional views of respective processes for describing a method of manufacturing a ferroelectric memory device according to the present invention.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 공지의 방식으로 소자 분리막(105)을 증착한다. 소자 분리막(105)은 도면에서와 같이 LOCOS 방식으로 형성하거나, 또는 STI(Shallow trench isolation) 방식으로 형성할 수 있다. 소자 분리막(105)이 형성된 반도체 기판(100)상에 게이트 전극(도시되지 않음), 소오스(110) 및 드레인(도시되지 않음)으로 구성되는 트랜지스터를 형성한다. 트랜지스터가 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(115)을 증착한다. 제 1 층간 절연막(115)은 예를 들어, BPSG막과 같은 평탄화막을 포함할 수 있다. 이어서, 제 1 층간 절연막(115) 상부에 상기 드레인(도시되지 않음)과 전기적으로 연결되도록 비트 라인 구조물(도시되지 않음)을 형성한다음, 제 1 층간 절연막(115)의 결과물 상부에 제 2 층간 절연막(120)을 형성한다. 이때, 제 2 층간 절연막(120)으로는 예를 들어 HDP(high density plasma)막, BPSG막, PSG막, MTO막, HTO막 또는 TEOS막등이 이용될 수 있으며, 이러한 제 2 층간 절연막(120)은 선택적으로 평탄화를 도모하기 위하여 그 표면이 화학적 기계적 연마처리 될 수 있다. 아울러, 제 2 층간 절연막(120)은 평탄화 및 치밀화를 도모하기 위하여 열처리를 수행할 수 있는데, 이러한 열처리는 400 내지 800℃의 온도 및 산소(O2), 질소(N2),오존(O3) 또는 아르곤(Ar), 헬륨(He), 네온(Ne)과 같은 비활성 가스 분위기에서, 1초 내지 2시간 동안진행될 수 있다.First, as shown in FIG. 2A, the device isolation film 105 is deposited on the semiconductor substrate 100 in a known manner. The device isolation layer 105 may be formed using a LOCOS method or a shallow trench isolation (STI) method as shown in the drawing. A transistor including a gate electrode (not shown), a source 110 and a drain (not shown) is formed on the semiconductor substrate 100 on which the device isolation film 105 is formed. The first interlayer insulating layer 115 is deposited on the semiconductor substrate 100 on which the transistor is formed. The first interlayer insulating film 115 may include, for example, a planarization film such as a BPSG film. Subsequently, a bit line structure (not shown) is formed on the first interlayer insulating layer 115 to be electrically connected to the drain (not shown), and then a second interlayer is formed on the resulting product of the first interlayer insulating layer 115. The insulating film 120 is formed. In this case, for example, a high density plasma (HDP) film, a BPSG film, a PSG film, an MTO film, an HTO film, or a TEOS film may be used as the second interlayer insulating film 120, and the second interlayer insulating film 120 may be used. The surface can be chemically mechanically polished to selectively planarize. In addition, the second interlayer insulating layer 120 may be heat-treated to planarize and densify. The heat treatment may be performed at temperatures of 400 to 800 ° C. and oxygen (O 2 ), nitrogen (N 2 ), and ozone (O 3). ) Or in an inert gas atmosphere such as argon (Ar), helium (He), neon (Ne), may be performed for 1 second to 2 hours.
다음, 소오스 영역(110)이 노출되도록 제 1 및 제 2 층간 절연막(115,120)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 그후, 스토리지 노드 콘택홀(H)이 형성된 제 1 및 제 2 층간 절연막(115,125) 표면에 베리어 금속막(125)으로서 티타늄 금속막(121) 및 티타늄 질화막(123)을 순차적으로 증착한다. 이러한 티타늄 금속막(121)과 티타늄 질화막은 PVD(physical vapor deposition), CVD(Chemical vapor deposition) 또는 ALD(atomic layered deposition) 방식으로 형성될 수 있으며, 티타늄 금속막(121)은 예를 들어 10 내지 500Å 정도의 두께로 증착하고, 티타늄 질화막(123)은 예를들어 50 내지 1000Å 정도의 두께로 증착함이 바람직하다. 그 다음, 결과물을 850℃의 질소(N2) 포함 가스 또는 불활성 가스 분위기에서 약 1초 내지 10분 동안 급속 열처리시켜, 소오스 영역(110)과 티타늄 금속막(121)을 반응시킨다. 이때, 급속 열처리 대신 확산노에서 열처리하는 경우, 10분 내지 1시간동안 진행함이 바람직하다. 이에따라, 소오스 영역(110)과 티타늄 금속막(121) 사이에 오믹층의 역할을 하는 티타늄 실리사이드막(도시되지 않음)이 형성된다.Next, predetermined portions of the first and second interlayer insulating layers 115 and 120 are etched to expose the source region 110 to form a storage node contact hole H. Thereafter, the titanium metal film 121 and the titanium nitride film 123 are sequentially deposited as the barrier metal film 125 on the surfaces of the first and second interlayer insulating films 115 and 125 where the storage node contact holes H are formed. The titanium metal layer 121 and the titanium nitride layer may be formed by physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layered deposition (ALD), and the titanium metal layer 121 may be, for example, 10 to 10 nm. The deposition is performed at a thickness of about 500 kPa, and the titanium nitride film 123 is preferably deposited at a thickness of, for example, 50 to 1000 kPa. Then, by rapid thermal annealing the resultant in nitrogen at 850 ℃ (N 2) gas or inert gas containing atmosphere for about 1 second to 10 minutes, and reacted with a source region 110 and a titanium metal film (121). At this time, when heat treatment in a diffusion furnace instead of rapid heat treatment, it is preferable to proceed for 10 minutes to 1 hour. Accordingly, a titanium silicide film (not shown) is formed between the source region 110 and the titanium metal film 121 to serve as an ohmic layer.
도 2b를 참조하여, 베리어 금속막(125)으로서의 티타늄 질화막(123) 상부에 매립용 티타늄 질화막(130)을 증착한다. 매립용 티타늄 질화막(130)은 스토리지 노드 콘택홀(H)이 충분히 매될 수 있는 두께로 형성됨이 바람직하다. 이때, 스토리지 노드 콘택홀(H)의 직경이 약 0.3㎛인 경우, 예를들어 약 2500 내지 3500Å 두께로 증착한다. 매립용 티타늄 질화막(130)은 베리어 금속막(125)을 구성하는 티타늄 질화막(125) 상부에 형성되므로 베리어 금속막(125)과의 접착력이 우수할 뿐만 아니라, 층간 매립이 비교적 용이하다.Referring to FIG. 2B, a buried titanium nitride film 130 is deposited on the titanium nitride film 123 as the barrier metal film 125. The buried titanium nitride layer 130 is preferably formed to a thickness such that the storage node contact hole H is sufficiently buried. At this time, when the diameter of the storage node contact hole (H) is about 0.3㎛, for example, deposited to a thickness of about 2500 to 3500Å. Since the buried titanium nitride film 130 is formed on the titanium nitride film 125 constituting the barrier metal film 125, not only the adhesion to the barrier metal film 125 is excellent but also the interlayer filling is relatively easy.
다음, 도 2c에 도시된 바와 같이, 매립용 티타늄 질화막(130)을 소정 두께만큼 남도록 에치백하여 콘택 플러그를 형성한다. 이때, 매립용 티타늄 질화막(130)은 제 2 층간 절연막(120)의 표면에 잔류하는 티타늄 질화막(130,123)의 총 두께가 약 10 내지 1000Å, 바람직하게는 400 내지 600Å 정도가 되도록 에치백한다. 여기서, 티타늄 금속막(121) 상부에 약 400 내지 600Å정도 티타늄 질화막(130,123)을 잔류시키는 것은 이후 형성될 산화 방지막과 층간 절연막(120)간의 접착 특성을 강화시키기 위함이다. 미설명 도면 부호 130a는 스토리지 노드 콘택홀(H)내에 매립된 콘택 플러그를 나타내고, 130b는 제 2 층간 절연막(120) 상부에 잔류하는 티타늄 질화막을 나타낸다.Next, as shown in FIG. 2C, the buried titanium nitride layer 130 is etched back to a predetermined thickness to form a contact plug. In this case, the buried titanium nitride film 130 is etched back such that the total thickness of the titanium nitride films 130 and 123 remaining on the surface of the second interlayer insulating film 120 is about 10 to 1000 kPa, preferably about 400 to 600 kPa. Here, the titanium nitride films 130 and 123 are left on the titanium metal film 121 at about 400 to 600 kV in order to reinforce the adhesive property between the antioxidant film and the interlayer insulating film 120 to be formed later. Reference numeral 130a denotes a contact plug embedded in the storage node contact hole H, and 130b denotes a titanium nitride film remaining on the second interlayer insulating layer 120.
티타늄 질화막(130a,130b) 상부에, 이후 고온 열처리로 인한 콘택 플러그(130a)의 산화를 방지하기 위하여, 이리듐막(135), 이리듐 산화막(140) 및 백금막(145)을 순차적으로 증착한다. 이리듐막(135)은 예를들어 900 내지 1100Å 두께로 형성하고, 이리듐 산화막(140)은 예를 들어, 400 내지 600Å 두께로 형성하고, 백금막(145)은 예를 들어 900 내지 1100Å 두께로 형성한다.In order to prevent oxidation of the contact plug 130a due to the high temperature heat treatment, the iridium layer 135, the iridium oxide layer 140, and the platinum layer 145 are sequentially deposited on the titanium nitride layers 130a and 130b. For example, the iridium film 135 is formed to a thickness of 900 to 1100 kPa, the iridium oxide film 140 is formed to be 400 to 600 kPa, for example, and the platinum film 145 is formed to be 900 to 1100 kPa, for example. do.
도 2d를 참조하여, 백금막(145), 이리듐 산화막(140), 이리듐막(135) 및 층간 절연막(120)상의 티타늄 질화막(130b)을 공지의 포토리소그라피 공정 및 식각 공정을 이용하여, 소정 부분 패터닝하여, 산화 방지막(150)을 형성한다. 이때, 산화 방지막(150)은 콘택 플러그(130a)보다는 큰 폭을 갖도록 패터닝된다.Referring to FIG. 2D, the titanium nitride film 130b on the platinum film 145, the iridium oxide film 140, the iridium film 135, and the interlayer insulating film 120 is formed by using a known photolithography process and an etching process. By patterning, the antioxidant film 150 is formed. At this time, the antioxidant layer 150 is patterned to have a larger width than the contact plug 130a.
다음, 도 2e를 참조하여, 산화 방지막(150) 상에 제 3 층간 절연막(160)을 형성한다. 이때, 제 3 층간 절연막(160)은 제 1 및 제 2 절연막(155, 158)의 적층막으로 구성된다. 제 1 절연막(155)은 실질적으로 산화 방지막(150)을 감싸는 막으로서, 산소 확산 방지 특성이 우수한 막 예컨대, 알루미늄 산화막, 실리콘 질화막 등이 이용될 수 있다. 제 2 절연막(160)은 평탄화 특성 및 치밀 특성이 우수한 절연막 예컨대, BPSG막, PSG막, HDP막, MTO(middle temp oxide), TEOS, HTO막등으로 형성될 수 있다. 이때, 제 3 층간 절연막(160)은 증착후, 평탄화 및 치밀화를 도모하기 위하여 열처리를 수행할 수 있다. 이러한 열처리는 400 내지 800℃ 온도의 산소, 질소, 또는 비활성 가스 분위기에서 1초 내지 2시간동안 진행될 수 있다.Next, referring to FIG. 2E, a third interlayer insulating layer 160 is formed on the antioxidant film 150. In this case, the third interlayer insulating layer 160 is formed of a laminated film of the first and second insulating layers 155 and 158. The first insulating film 155 substantially surrounds the anti-oxidation film 150, and a film having excellent oxygen diffusion preventing properties, such as an aluminum oxide film and a silicon nitride film, may be used. The second insulating layer 160 may be formed of an insulating film having excellent planarization and dense characteristics, for example, a BPSG film, a PSG film, an HDP film, a middle temp oxide (MTO), a TEOS, and an HTO film. In this case, the third interlayer insulating layer 160 may be heat-treated after deposition to planarize and densify. This heat treatment may be performed for 1 second to 2 hours in an oxygen, nitrogen, or inert gas atmosphere at a temperature of 400 to 800 ℃.
한편, 제 1 및 제 2 절연막(155,158)으로 구성되는 제 3 층간 절연막(160)의 두께는 하부 전극의 높이를 결정하므로, 캐패시터의 용량을 고려하여 제 3 층간 절연막(160)의 두께를 결정한다. 본 실시예에서는 예정된 하부 전극의 높이보다는 소정 두께만큼 두껍게 제 3 층간 절연막(160)을 형성함이 바람직하며, 예를들어 5000 내지 30000Å 두께로 형성한다.Meanwhile, since the thickness of the third interlayer insulating layer 160 including the first and second insulating layers 155 and 158 determines the height of the lower electrode, the thickness of the third interlayer insulating layer 160 is determined in consideration of the capacitance of the capacitor. . In the present embodiment, it is preferable to form the third interlayer insulating layer 160 thicker by a predetermined thickness than the predetermined height of the lower electrode.
그후, 제 3 층간 절연막(160)의 표면이 평탄해지도록 소정 두께만큼 화학적 기계적 연마를 실시한다. 이때, 연마 공정시 제 3 층간 절연막(160)의 소정 두께만큼만 화학적 기계적 연마가 이루어지므로, 산화 방지막(150)에 스크래치 등의 문제가 발생되지 않는다.Thereafter, chemical mechanical polishing is performed by a predetermined thickness so that the surface of the third interlayer insulating film 160 is flattened. At this time, since the chemical mechanical polishing is performed only by a predetermined thickness of the third interlayer insulating layer 160 during the polishing process, a problem such as scratching does not occur in the antioxidant layer 150.
다음, 도 2f에 도시된 바와 같이, 산화 방지막(150)의 소정 부분이 노출되도록 제 3 층간 절연막(160)을 식각하여, 하부 전극 영역(ST)을 한정한다. 그 다음,반도체 기판(100)의 결과물 표면에 접착층(165)을 증착한다. 이때, 접착층(165)은 이후 형성될 하부 전극과 제 3 층간 절연막(160)간의 접착력을 개선하기 위한 막으로, 예를들어, 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2) 또는 탄탈륨 산화막(Ta2O5)이 이용될 수 있다. 그후, 접착층(165)을 비등방성 에치백 또는 포토리소그라피 방식에 의한 패터닝에 의하여, 하부 전극 영역(ST)의 측벽에 잔류시킨다.Next, as illustrated in FIG. 2F, the third interlayer insulating layer 160 is etched to expose a predetermined portion of the antioxidant layer 150 to define the lower electrode region ST. Next, an adhesive layer 165 is deposited on the resultant surface of the semiconductor substrate 100. At this time, the adhesive layer 165 is a film for improving the adhesion between the lower electrode and the third interlayer insulating layer 160 to be formed later, for example, aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ) or tantalum An oxide film Ta 2 O 5 may be used. Thereafter, the adhesive layer 165 is left on the sidewall of the lower electrode region ST by patterning by anisotropic etch back or photolithography.
도 2g를 참조하여, 하부 전극 영역(ST) 및 제 3 층간 절연막(160) 상부에 하부 전극용 도전막, 예를들어, 백금막(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐 산화막(IrOx) 또는 루테늄 산화막(RuOx)을 증착한다. 하부 전극용 도전막은 예를 들어, 50 내지 2000Å 두께로 증착할 수 있으며, 예를 들어, CVD 또는 ALD 방식으로 형성할 수 있다.Referring to FIG. 2G, a conductive film for a lower electrode, for example, a platinum film Pt, iridium (Ir), ruthenium (Ru), and an iridium oxide film, is disposed on the lower electrode region ST and the third interlayer insulating layer 160. (IrOx) or ruthenium oxide film (RuOx) is deposited. The lower electrode conductive film may be deposited, for example, in a thickness of 50 to 2000 micrometers, and may be formed, for example, by CVD or ALD.
다음, 하부 전극용 도전막을 에치백 또는 화학적 기계적 연마를 실시하여, 콘케이브 형태의 하부 전극(170)을 형성한다.Next, the conductive film for the lower electrode is subjected to etch back or chemical mechanical polishing to form the concave lower electrode 170.
도 2h에서와 같이, 하부 전극(170) 및 제 3 층간 절연막(160) 상부에 강유전체막(175) 예를들어, SBT막, BLT막, SBTN막, 또는 PZT막을 증착한다음, 강유전체막(175) 상부에 상부 전극용 도전층(180)을 증착한다. 강유전체막(175)은 예를 들어 50 내지 2000Å 두께로 형성되며, 스핀코팅, PVD, CVD 또는 ALD 방식으로 형성될 수 있다. 또한, 상부 전극용 도전층(180)은 상기 하부 전극용 도전층과 동일 물질이거나, 이들의 조합막으로 형성될 수 있다. 아울러, 상부 전극용도전층(180)은 하부 전극용 도전층과 동일 방식 및 유사한 두께 범위로 형성될 수 있다.As shown in FIG. 2H, a ferroelectric film 175, for example, an SBT film, a BLT film, an SBTN film, or a PZT film is deposited on the lower electrode 170 and the third interlayer insulating film 160, and then the ferroelectric film 175. The upper conductive layer 180 for the upper electrode is deposited. The ferroelectric film 175 may be formed to have a thickness of, for example, 50 to 2000 micrometers, and may be formed by spin coating, PVD, CVD, or ALD. In addition, the upper electrode conductive layer 180 may be formed of the same material as the lower electrode conductive layer or a combination thereof. In addition, the upper electrode conductive layer 180 may be formed in the same manner and in a similar thickness range as the lower electrode conductive layer.
그후, 상부 전극용 도전층(180), 강유전체막(175)를 패터닝하여, 캐패시터(CAP)를 형성한다. 이때, 강유전체막(175)은 상부 전극용 도전층(180)을 증착한후, 또는 상부 전극용 도전층(180) 및 강유전체막(175)을 패터닝한 다음, 결정화 공정을 수행할 수 있다. 강유전체막(175)의 결정화 공정은 400 내지 800℃의 온도 및 산소(O2), 질소(N2),오존(O3) 또는 아르곤(Ar), 헬륨(He), 네온(Ne)과 같은 비활성 가스 분위기에서 진행될 수 있다. 또한, 강유전체막(175)의 결정화 공정은 확산로, 급속 열처리 장치에서 약 10분 내지 5시간 동안 진행한다.Thereafter, the upper electrode conductive layer 180 and the ferroelectric film 175 are patterned to form a capacitor CAP. In this case, the ferroelectric layer 175 may deposit the upper electrode conductive layer 180 or may pattern the upper electrode conductive layer 180 and the ferroelectric layer 175 and then perform a crystallization process. The crystallization process of the ferroelectric film 175 is performed at a temperature of 400 to 800 ° C. and oxygen (O 2 ), nitrogen (N 2 ), ozone (O 3 ) or argon (Ar), helium (He), and neon (Ne). It may proceed in an inert gas atmosphere. In addition, the crystallization process of the ferroelectric film 175 is a diffusion furnace, and proceeds for about 10 minutes to 5 hours in a rapid heat treatment apparatus.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서는 베리어 금속막으로 티타늄 금속막/티타늄 질화막을 사용하였지만, 이에 국한되지 않고 탄탈륨 금속막/탄탈륨 질화막(Ta/TaN), 티타늄 금속막/티타늄 알루미늄 질화막(Ti/TiAlN), 탄탈륨 금속막/탄탈륨 실리콘 질화막(Ta/TaSiN), 티타늄 금속막/티타늄 실리콘 질화막(Ti/TiSiN), 탄탈륨 금속막/탄탈륨 알류미늄 질화막(Ta/TaAlN), 티타늄 금속막/루테늄 티타늄 질화막(Ti/RuTiN) 및 탄탈륨 금속막/루테늄 탄탈륨 질화막(Ta/RuTaN) 중 선택되는하나를 사용할 수 있다.For example, in the above-described embodiment, a titanium metal film / titanium nitride film is used as the barrier metal film, but is not limited thereto, and a tantalum metal film / tantalum nitride film (Ta / TaN), titanium metal film / titanium aluminum nitride film (Ti / TiAlN), Tantalum metal film / tantalum silicon nitride film (Ta / TaSiN), titanium metal film / titanium silicon nitride film (Ti / TiSiN), tantalum metal film / tantalum aluminum nitride film (Ta / TaAlN), titanium metal film / ruthenium titanium nitride film (Ti / RuTiN ) And a tantalum metal film / ruthenium tantalum nitride film (Ta / RuTaN) may be used.
또한, 전술한 실시예에서는 산화 방지막으로, 이리듐/이리듐 산화막/백금막의 적층막을 사용하였지만, 루테늄 탄탈륨 질화막/백금막(RuTaN/Pt), 루테늄 티타늄 질화막/백금막(RuTiN/Pt), 크롬 탄탈륨 질화막/백금막(CrTaN/Pt) 및 크롬 티타늄 질화막/백금막(CrTiN/Pt) 중 선택되는 어느 하나로 형성될 수 있다.In the above-described embodiment, an iridium / iridium oxide film / platinum film is used as the anti-oxidation film, but ruthenium tantalum nitride film / platinum film (RuTaN / Pt), ruthenium titanium nitride film / platinum film (RuTiN / Pt), and chromium tantalum nitride film It may be formed of any one selected from / platinum film (CrTaN / Pt) and chromium titanium nitride film / platinum film (CrTiN / Pt).
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 콘택 플러그를 티타늄 금속막으로 형성하고, 산화 방지막을 덮는 제 3 층간 절연막을 캐패시터의 높이 정도로 형성한 다음, 소정 두께만큼만 평탄화시킨다. 이에 따라, 제 3 층간 절연막의 평탄화 공정시 산화 방지막의 표면이 노출되지 않으므로, 산화 방지막의 긁힘 현상이 방지된다. 이에따라, 반도체 소자의 콘택 신뢰성이 개선된다.As described in detail above, according to the present invention, the storage node contact plug is formed of a titanium metal film, and a third interlayer insulating film covering the antioxidant film is formed at the height of the capacitor, and then planarized only by a predetermined thickness. Accordingly, the surface of the antioxidant film is not exposed during the planarization process of the third interlayer insulating film, so that the phenomenon of scratching of the antioxidant film is prevented. Accordingly, the contact reliability of the semiconductor device is improved.
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