KR100883136B1 - Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same - Google Patents

Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same Download PDF

Info

Publication number
KR100883136B1
KR100883136B1 KR1020020042632A KR20020042632A KR100883136B1 KR 100883136 B1 KR100883136 B1 KR 100883136B1 KR 1020020042632 A KR1020020042632 A KR 1020020042632A KR 20020042632 A KR20020042632 A KR 20020042632A KR 100883136 B1 KR100883136 B1 KR 100883136B1
Authority
KR
South Korea
Prior art keywords
film
diffusion barrier
barrier film
ferroelectric
iridium
Prior art date
Application number
KR1020020042632A
Other languages
Korean (ko)
Other versions
KR20040008897A (en
Inventor
권순용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020042632A priority Critical patent/KR100883136B1/en
Publication of KR20040008897A publication Critical patent/KR20040008897A/en
Application granted granted Critical
Publication of KR100883136B1 publication Critical patent/KR100883136B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 열안정성이 우수하고, 전기적 특성이 우수한 고밀도 강유전체 메모리소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 층간절연막, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인에 연결되는 콘택부, 상기 콘택부에 연결되면서 상기 층간절연막상에서 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물, 상기 적층구조물의 측면을 에워싸는 산소확산배리어막, 상기 산소확산배리어막을 에워싸면서 상기 적층구조물 중 상기 상부전극의 표면을 노출시키는 평탄한 표면을 갖는 상기 층간절연막상의 고립절연막, 및 상기 상부전극을 포함한 상기 고립절연막 상에 형성된 금속배선을 포함한다.The present invention provides a high-density ferroelectric memory device having excellent thermal stability and excellent electrical characteristics, and a method of manufacturing the same. The ferroelectric memory device of the present invention is a semiconductor substrate having a transistor formed thereon, and an interlayer having a flat surface on the upper surface of the semiconductor substrate. An insulating layer, a contact portion connected to the source / drain of the transistor through the interlayer insulating layer, a stacked structure stacked in the order of a diffusion barrier film, a lower electrode, a ferroelectric film, and an upper electrode on the interlayer insulating film while being connected to the contact portion; An insulating insulating film on the interlayer insulating film having an oxygen diffusion barrier film surrounding the side of the stack structure, a flat surface surrounding the oxygen diffusion barrier film and exposing the surface of the upper electrode of the stacked structure, and the upper electrode. Including metal wiring formed on the insulating insulating film All.

강유전체 메모리 소자, 산소확산배리어막, 확산배리어막, 하드마스크, TiN, 매립형 배리어막, 오픈형 배리어막Ferroelectric memory element, oxygen diffusion barrier film, diffusion barrier film, hard mask, TiN, buried barrier film, open barrier film

Description

오픈형 확산배리어막 구조를 갖는 강유전체 메모리 소자 및 그 제조 방법{Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same} Ferroelectric random access memory hvaing open type diffusion barrier structure and method for fabricating the same             

도 1은 종래기술에 따른 매립형 배리어막 구조의 강유전체 메모리 소자를 도시한 도면,1 illustrates a ferroelectric memory device having a buried barrier film structure according to the prior art;

도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도,2 is a cross-sectional view illustrating a ferroelectric memory device according to a first embodiment of the present invention;

도 3a 내지 도 3f는 도 2에 도시된 제1 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,3A to 3F are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device according to the first embodiment shown in FIG. 2;

도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도,4 is a cross-sectional view illustrating a ferroelectric memory device according to a second embodiment of the present invention;

도 5a 내지 도 5f는 도 4에 도시된 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,5A through 5F are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device according to the second embodiment of FIG. 4;

도 6은 도 5f의 과정이 이루어진 후의 평면도.
Figure 6 is a plan view after the process of Figure 5f is made.

*도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols for the main parts of the drawings                 

31 : 반도체기판 32 : 소자분리막31: semiconductor substrate 32: device isolation film

33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line

35a, 35b : 소스/드레인영역 36 : 제1 층간절연막35a, 35b: source / drain regions 36: first interlayer insulating film

37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line

39 : 제2 층간절연막 40a : TiN/Ti39: second interlayer insulating film 40a: TiN / Ti

41a : 텅스텐플러그 43a : 확산배리어막41a: tungsten plug 43a: diffusion barrier film

44a : 제1 이리듐막 45a : 이리듐산화막44a: first iridium film 45a: iridium oxide film

46a : 제2 이리듐막 47a : 제1 백금막46a: second iridium film 47a: first platinum film

48a : 강유전체막 49a : 제2 백금막48a: ferroelectric film 49a: second platinum film

50a : 산소확산배리어막 51a : 고립절연막50a: oxygen diffusion barrier film 51a: isolation insulating film

52 : 배리어메탈 53 : 금속배선막
52: barrier metal 53: metal wiring film

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a ferroelectric memory device and a method for manufacturing the same.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자 의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory (FeRAM) device using such a ferroelectric thin film is a kind of nonvolatile memory device, which not only stores stored information even when power is cut off, but also operates at a speed of DRAM. It is comparable to the next generation memory device.

도 1은 종래기술에 따른 매립형 배리어막 구조를 갖는 강유전체 메모리 소자를 도시한 소자 단면도이다.1 is a cross-sectional view of a ferroelectric memory device having a buried barrier film structure according to the prior art.

도 1을 참조하면, 반도체기판(11)에 소자간 격리를 위한 소자분리막(12)이 형성되고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)이 형성되며, 워드라인(14) 양측의 반도체기판(11)의 활성영역에 트랜지스터의 소스/드레인(15a,15b)이 형성된다.Referring to FIG. 1, an isolation layer 12 for isolation between devices is formed on a semiconductor substrate 11, and a gate oxide layer 13 and a word line 14 are formed on an active region of the semiconductor substrate 11. Source / drain 15a and 15b of the transistor are formed in the active region of the semiconductor substrate 11 on both sides of the word line 14.

그리고, 반도체기판(11)상에 제1 층간절연막(ILD, 16a)이 형성되고, 제1 층간절연막(16a)을 관통하여 일측 소스/드레인(15a)에 이르는 비트라인 콘택홀에 텅스텐플러그(17)가 매립되며, 텅스텐플러그(17)에 비트라인(18)이 연결된다.A first interlayer insulating film ILD 16a is formed on the semiconductor substrate 11, and the tungsten plug 17 penetrates through the first interlayer insulating film 16a to the bit line contact hole reaching the source / drain 15a on one side. ) Is embedded, and the bit line 18 is connected to the tungsten plug 17.

이와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(11) 상부를 제2 층간절연막(16b)이 덮고 있고, 제2 층간절연막(16b)과 제1 층간절연막(16a)을 동시에 관통하여 형성된 스토리지노드콘택홀에 TiN/Ti(19)과 텅스텐플러그(20)가 부분 매립되고, 나머지 콘택홀을 TiN(21)이 매립하고 있다.As such, the storage node contact is formed by covering the second interlayer insulating film 16b over the semiconductor substrate 11 on which the transistor and the bit line are formed, and simultaneously penetrating the second interlayer insulating film 16b and the first interlayer insulating film 16a. TiN / Ti 19 and tungsten plug 20 are partially embedded in the hole, and TiN 21 is embedded in the remaining contact holes.

그리고, TiN(21)상에 이리듐막(23), 이리듐산화막(24), 백금막(25)의 순서로 적층된 하부전극이 연결되고, 하부전극상에 강유전체막(26), 상부전극(27)이 형성 된다. 여기서, 이리듐막(23)은 산소배리어막이고, 이리듐산화막(24)은 접착층이며, 백금막(25)은 실질적인 하부전극인 금속막이다. 한편, 이리듐막(23)과 제2 층간절연막간 접착력 증대를 위해 접착층인 알루미나(22)가 삽입된다.The lower electrodes stacked in the order of the iridium film 23, the iridium oxide film 24, and the platinum film 25 on the TiN 21 are connected, and the ferroelectric film 26 and the upper electrode 27 are stacked on the lower electrode. ) Is formed. Here, the iridium film 23 is an oxygen barrier film, the iridium oxide film 24 is an adhesive layer, and the platinum film 25 is a metal film which is a substantially lower electrode. On the other hand, in order to increase the adhesion between the iridium film 23 and the second interlayer insulating film, an alumina 22 as an adhesive layer is inserted.

그리고, 상부전극(27)을 포함한 전면을 제3 층간절연막(28)이 덮고 있고, 제3 층간절연막(28)을 관통하여 형성된 콘택홀을 통해 배리어메탈인 TiN(29)과 TiN/Ti(30a), Al(30b), 반사방지막인 TiN(30c)의 순서로 적층된 금속배선이 상부전극(27)과 연결된다. The third interlayer insulating film 28 covers the entire surface including the upper electrode 27, and the barrier metal TiN 29 and TiN / Ti 30a are formed through contact holes formed through the third interlayer insulating film 28. ), Al (30b), and a metal wiring stacked in the order of TiN (30c), which is an antireflection film, is connected to the upper electrode (27).

도 1의 강유전체 캐패시터는 백금막/이리듐산화막/이리듐막(25/24/23) 적층을 하부전극으로 사용하고 있는데, 구조의 내열성 향상을 위해 텅스텐플러그(20)와 이리듐막(23) 사이에 TiN(21)과 같은 확산배리어막(diffusion barrier)을 적용하고 있다.The ferroelectric capacitor of FIG. 1 uses a platinum / iridium oxide / iridium film (25/24/23) stack as a lower electrode, and the TiN is interposed between the tungsten plug 20 and the iridium film 23 to improve the heat resistance of the structure. A diffusion barrier film such as (21) is applied.

도 1에서는 TiN(21)이 콘택홀에 완전히 매립된 매립형 배리어막(buried barrier) 구조를 갖는데, 그 이유는 TiN(21)이 열안정성이 가장 취약하기 때문이다.In FIG. 1, the TiN 21 has a buried barrier structure completely embedded in the contact hole, because the TiN 21 has the weakest thermal stability.

그러나, TiN(21)과 같은 확산배리어막을 스토리지노드콘택홀에 매립시키기 위해서는 공정이 매우 복잡해지는 단점이 있다. 즉, 먼저 텅스텐막을 에치백해야 하는데, 텅스텐막 에치백 공정은 재현성이 떨어지는 단점이 있고, 소자 제조 공정중에 모니터링할 방법이 없다. 텅스텐막 에치백이후에는 TiN을 증착하여 리세스(recess)된 텅스텐플러그 상부를 매립시켜야 한다. 이와 같이 스토리지노드콘택홀에 TiN을 매립시키기 위해서는 화학기상증착법(CVD)이 반드시 필요하다. 또 한, 화학기상증착법(CVD)으로 TiN을 증착하는 경우 두께를 1000Å이상 증가시키면 크랙 등이 발생하여 증착 두께의 한계를 갖는다. 또한, 화학적기계적연마(CMP) 공정이 추가로 필요하다. 화학적기계적연마(CMP)후에는 후속 하부전극과 층간절연막간 접착력 증대를 위해 접착층인 알루미나(22)를 사용한다. 이러한 접착층은 절연물이기 때문에 플러그 상부를 노출시키기 위해 접착층 오픈 마스크 및 식각 공정이 추가로 필요하는 등 공정이 매우 복잡하다.However, in order to embed a diffusion barrier film such as TiN 21 in the storage node contact hole, a process becomes very complicated. That is, first, the tungsten film needs to be etched back. The tungsten film etchback process has a disadvantage of poor reproducibility, and there is no method for monitoring during the device manufacturing process. After the tungsten film etch back, TiN must be deposited to bury the top of the recessed tungsten plug. As such, in order to fill TiN in the storage node contact hole, chemical vapor deposition (CVD) is necessary. In addition, in the case of depositing TiN by chemical vapor deposition (CVD), if the thickness is increased by 1000 GPa or more, cracks may occur, thereby limiting the deposition thickness. In addition, a chemical mechanical polishing (CMP) process is additionally needed. After chemical mechanical polishing (CMP), an adhesive layer of alumina 22 is used to increase adhesion between subsequent lower electrodes and the interlayer insulating film. Since the adhesive layer is an insulator, the process is very complicated, such as an additional adhesive layer open mask and an etching process are required to expose the top of the plug.

또한, 하부전극을 이루는 백금막/이리듐산화막/이리듐막(25/24/23) 적층구조에서 백금막(25)과 이리듐산화막(24)의 계면이 접착특성이 취약한 단점이 있고, 캐패시터 패터닝과정에 있어서는 상부전극, 강유전체막과 적층구조의 하부전극을 한번에 식각하는 공정이 어렵기 때문에 상부전극을 먼저 식각하고 강유전체막과 하부전극을 나중에 식각하는 2단계 식각과정을 적용하고 있으나, 이는 소자의 고밀도화 측면에서는 매우 불리하다.In addition, in the stacked structure of the platinum film / iridium oxide film / iridium film (25/24/23) constituting the lower electrode, the interface between the platinum film 25 and the iridium oxide film 24 has a weak adhesive property, and in the capacitor patterning process, In this case, it is difficult to etch the upper electrode, the ferroelectric layer and the lower electrode of the stacked structure at one time. Therefore, the two-step etching process of etching the upper electrode first and the ferroelectric layer and the lower electrode later is applied. Very disadvantageous.

그리고, 금속배선 과정을 위해서는 캐패시터 형성후에 제3 층간간절연막(28)을 증착한 후, 금속배선을 위한 지역을 오픈하는 콘택식각과정이 필요하다. 이 콘택식각과정후에는 금속배선에 의한 캐패시터의 열화 및 상부전극인 백금막과 알루미늄막의 반응을 억제하기 위해 페로배리어막(ferro-barrier)인 TiN(29)을 증착하고 패터닝하는 과정이 필요하다. 그러나, 이러한 과정에서도 캐패시터 콘택과정이 필요하기 때문에 고밀도화 측면에서 불리하다.
In addition, for the metallization process, after forming a capacitor, a contact etching process for depositing a third interlayer dielectric layer 28 and opening an area for metallization is required. After the contact etching process, a process of depositing and patterning TiN 29, a ferro-barrier, is required in order to suppress the deterioration of the capacitor due to metal wiring and the reaction between the platinum film, which is the upper electrode, and the aluminum film. However, this process also requires a capacitor contact process, which is disadvantageous in terms of density.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극과 스토리지노드콘택내 플러그 사이의 확산배리어막을 스토리지노드콘택에 매립시킴에 따른 복잡한 공정을 단순화시키도록 한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.  SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and fabricated a ferroelectric memory device to simplify the complicated process of embedding a diffusion barrier film between a lower electrode and a plug in a storage node contact in a storage node contact. The purpose is to provide a method.

또한, 본 발명의 다른 목적은 열안정성이 우수하고, 전기적 특성이 우수한 고밀도 강유전체 메모리소자를 제공하는데 있다.
In addition, another object of the present invention is to provide a high-density ferroelectric memory device having excellent thermal stability and excellent electrical characteristics.

삭제delete

본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀에 플러그를 매립시키는 단계, 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물을 형성하는 단계, 상기 적층구조물의 상기 상부전극 표면을 노출시키는 평탄면을 갖고 상기 적층구조물의 측면에 접하는 산소확산배리어막과 상기 산소확산배리어막에 접하는 고립절연막을 형성하는 단계, 및 상기 상부전극상에 금속배선을 형성하는 단계를 포함함을 특징으로 하고, 상기 적층구조물을 형성하는 단계는 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막을 증착하는 단계, 상기 확산배리어막상에 하부전극과 강유전체막을 차례로 증착하는 단계, 상기 강유전체막상에 상부전극을 증착하는 단계, 상기 상부전극상에 하드마스크와 감광막의 순서로 적층된 마스크를 형성하는 단계, 및 상기 마스크를 식각마스크로 상기 상부전극, 강유전체막, 하부전극, 확산배리어막을 한번에 식각하는 단계를 포함함을 특징으로 한다.In the method of manufacturing a ferroelectric memory device of the present invention, forming an interlayer insulating film on the semiconductor substrate on which a transistor is formed, etching the interlayer insulating film to form a storage node contact hole reaching the source / drain region of the transistor, the storage Embedding a plug in a node contact hole; forming a stacked structure stacked in order of a diffusion barrier film, a lower electrode, a ferroelectric film, and an upper electrode on the interlayer insulating film including the plug; and the upper electrode of the stacked structure Forming an oxygen diffusion barrier film in contact with a side of the stack structure and an isolation insulating film in contact with the oxygen diffusion barrier film having a flat surface exposing a surface, and forming a metal wiring on the upper electrode; Characterized in that the step of forming the laminated structure the plug And depositing a diffusion barrier film on the interlayer insulating film, sequentially depositing a lower electrode and a ferroelectric film on the diffusion barrier film, depositing an upper electrode on the ferroelectric film, and a hard mask and a photoresist film on the upper electrode. Forming a stacked mask, and etching the upper electrode, the ferroelectric layer, the lower electrode, and the diffusion barrier layer at a time by using the mask as an etching mask.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

후술한 실시예에서는 텅스텐플러그와 하부전극 사이의 확산배리어막이 매립형 배리어막 구조가 아닌 오픈형 배리어막(open barrier) 구조를 갖는 강유전체 메 모리 소자의 제조 방법을 제안한다.In the following embodiments, a method of manufacturing a ferroelectric memory device in which the diffusion barrier film between the tungsten plug and the lower electrode has an open barrier structure instead of a buried barrier layer structure is proposed.

도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.2 is a cross-sectional view illustrating a ferroelectric memory device according to a first embodiment of the present invention.

도 2를 참조하면, 소자분리막(32)이 형성된 반도체기판(31)상에 층간절연물로서 제1 층간절연막(36)과 제2 층간절연막(39)이 형성되고, 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 관통하는 스토리지노드콘택홀에 TiN/Ti(40a)과 텅스텐플러그(41a)가 매립되어 있다. 한편, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 반도체기판(31)내에 소스/드레인영역(35a,35b)이 형성되며, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 비트라인콘택(37) 및 비트라인(38)이 연결되며, 배리어메탈인 TiN/Ti(40a)과 텅스텐플러그(41a)는 타측 소스/드레인(35b)에 연결된다.Referring to FIG. 2, a first interlayer insulating film 36 and a second interlayer insulating film 39 are formed on the semiconductor substrate 31 on which the device isolation film 32 is formed, and the second interlayer insulating film 39 is formed as an interlayer insulating material. TiN / Ti 40a and tungsten plug 41a are buried in the storage node contact holes that simultaneously pass through the first interlayer insulating film 36. On the other hand, a gate oxide film 33 and a word line 34 are formed on the semiconductor substrate 31, and source / drain regions 35a and 35b are formed in the semiconductor substrate 31, and the first interlayer insulating layer 36 is formed. The bit line contact 37 and the bit line 38 are connected to the source / drain region 35a on one side thereof, and the TiN / Ti 40a and the tungsten plug 41a, which are barrier metals, are connected to the other source / drain 35b. )

그리고, 텅스텐플러그(41a)에 확산배리어막(43a), 제1 이리듐막(44a), 이리듐산화막(45a), 제2 이리듐막(46a), 제1 백금막(47a)의 순서로 적층된 하부전극, 강유전체막(48a)과 제2 백금막(49a)의 상부전극의 순서로 적층된 적층구조물의 강유전체 캐패시터가 연결된다.The lower layer stacked on the tungsten plug 41a in the order of the diffusion barrier film 43a, the first iridium film 44a, the iridium oxide film 45a, the second iridium film 46a, and the first platinum film 47a. The ferroelectric capacitor of the stacked structure stacked in the order of the electrode, the ferroelectric film 48a and the upper electrode of the second platinum film 49a is connected.

그리고, 강유전체 캐패시터의 상부전극을 노출시키는 평탄면을 갖고 강유전체 캐패시터의 측벽에 산소확산배리어막(50a)이 접하며, 산소확산배리어막(50a)을 고립절연막(51a)이 에워싸고 있다.The oxygen diffusion barrier film 50a is in contact with the sidewall of the ferroelectric capacitor, and the insulating diffusion film 51a surrounds the oxygen diffusion barrier film 50a. The flat surface exposes the upper electrode of the ferroelectric capacitor.

그리고, 강유전체 캐패시터의 상부전극인 제2 백금막(49a)에 콘택없이 바로 배리어메탈(52)과 금속배선막(53)이 연결되고 있다. The barrier metal 52 and the metallization film 53 are directly connected to the second platinum film 49a as the upper electrode of the ferroelectric capacitor without contact.                     

도 2에서, 확산배리어막(43a)은 하부전극을 이루는 제1 이리듐막(44a)과 텅스텐플러그(41a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(43a)은 50Å∼1000Å의 두께이다.In FIG. 2, the diffusion barrier film 43a is a film for preventing the interdiffusion between the first iridium film 44a and the tungsten plug 41a constituting the lower electrode, and includes TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, or CrTaN is selected, and these diffusion barrier films 43a have a thickness of 50 kPa to 1000 kPa.

그리고, 강유전체 캐패시터를 에워싸고 있는 산소확산배리어막(50a)은 산소확산 방지 특성이 우수한 절연막이고, 고립절연막(51a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소확산배리어막(50a)은 실리콘질화막(Si3N4), 알루미나(Al2 O3), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(50a)은 100Å∼3000Å 두께이다.The oxygen diffusion barrier film 50a surrounding the ferroelectric capacitor is an insulating film excellent in oxygen diffusion preventing property, and the insulating insulating film 51a is an insulating film excellent in planarization property. For example, the oxygen diffusion barrier film 50a is selected from silicon nitride film (Si 3 N 4 ), alumina (Al 2 O 3 ), silicon oxynitride film (SiON), and these oxygen diffusion barrier films 50a are 100 to 3000Å thick.

결국, 텅스텐플러그(41a)와 하부전극을 이루는 제1 이리듐막(44a)간 확산배리어막인 확산배리어막(43a)이 스토리지노드콘택홀을 벗어나 오픈되는 구조를 가지며, 아울러 적층구조물을 이루는 확산배리어막(43a)의 측면을 산소확산배리어막(50a)이 에워싸고 있다.As a result, the diffusion barrier layer 43a, which is a diffusion barrier layer between the tungsten plug 41a and the first iridium layer 44a constituting the lower electrode, has a structure in which the diffusion barrier layer 43a is opened out of the storage node contact hole, and also forms a stacked structure. The oxygen diffusion barrier film 50a surrounds the side surface of the film 43a.

도 3a 내지 도 3f는 도 2에 도시된 제1실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device according to the first embodiment shown in FIG. 2.

도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.As shown in FIG. 3A, an isolation region 32 is formed on the semiconductor substrate 31 to define an active region, thereby defining an active region, and forming a gate oxide layer 33 and a word on the active region of the semiconductor substrate 31. Lines 34 are formed in sequence.

다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트 랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form source / drain regions 35a and 35b of the transistor.

한편, 도면에 도시되지 않았지만, 워드라인(34)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역(35a,35b)을 형성할 수 있다. 즉, 워드라인(34)을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인(34)의 양측벽에 스페이서를 형성하고, 워드라인(34)과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역(35a,35b)을 형성한다.Although not shown in the drawings, spacers may be formed on both sidewalls of the word line 34, and thus source / drain regions 35a and 35b having a lightly doped drain (LDD) structure may be formed. That is, the LDD region is formed by ion implanting low concentration impurities using the word line 34 as a mask, and then spacers are formed on both side walls of the word line 34, and the high concentration impurities are formed using the word line 34 and the spacer as a mask. Ion implantation forms source / drain regions 35a and 35b in contact with the LDD region.

다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 36 on the semiconductor substrate 31 on which the transistor is formed, the first interlayer insulating layer 36 is etched with a contact mask (not shown) to form one side source / drain region ( A bit line contact hole exposing 35a) is formed, and a bit line contact 37 embedded in the bit line contact hole is formed. Here, the bit line contact 37 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.Next, after the bit line conductive film is deposited on the entire surface, patterning is performed to form a bit line 38 connected to the bit line contact, and a second interlayer insulating layer 39 is deposited on the entire surface including the bit line 38. Flatten.

다음으로, 제2 층간절연막(39)상에 형성되는 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 TiN/Ti(40)과 텅스텐막(41)을 차례로 증착한다. Next, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 are simultaneously etched with a storage node contact mask (not shown) formed on the second interlayer insulating layer 39 to form the other source / drain region 35b. After forming the storage node contact hole to expose the TiN / Ti (40) and the tungsten film 41 is sequentially deposited on the entire surface including the storage node contact hole.                     

여기서, TiN/Ti(40)은 후속 텅스텐플러그내 텅스텐(W)의 확산을 방지하기 위한 배리어메탈로서, 그 형성 방법은 다음과 같다. 예컨대, Ti(100Å)과 TiN(200Å)를 차례로 증착한 후, 850℃/N2/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(35b)과 Ti의 계면에 TiSi2(42)를 형성시킨다. 이때, TiSi2(42)는 오믹콘택을 형성시킨다. Here, TiN / Ti 40 is a barrier metal for preventing the diffusion of tungsten (W) in the subsequent tungsten plug, the formation method is as follows. For example, a Ti (100Å) and TiN (200Å) for one turn, the deposition after, 850 ℃ / N 2/20 seconds to conduct a rapid heat treatment under the condition of source / drain regions (35b) and 2 (42) TiSi at the interface between the Ti To form. At this time, TiSi 2 42 forms an ohmic contact.

한편, 텅스텐막(41)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.On the other hand, the tungsten film 41 is deposited using a chemical vapor deposition (CVD), atomic layer deposition (ALD) or electrochemical deposition (ECD) to a desired thickness in consideration of the size of the plug, the plug size is 0.30㎛ If the deposition is about 3000Å.

도 3b에 도시된 바와 같이, 제2 층간절연막(39)의 표면이 드러날때까지 텅스텐막(41)과 TiN/Ti(40)을 화학적기계적연마하여 스토리지노드콘택홀에 TiN/Ti(40a)이 개재된 텅스텐플러그(41a)를 매립시킨다. 결과적으로, 텅스텐플러그(41a)는 스토리지노드콘택홀을 완전히 채운다.As shown in FIG. 3B, the tungsten film 41 and the TiN / Ti 40 are chemically mechanically polished until the surface of the second interlayer insulating film 39 is exposed to form TiN / Ti 40a in the storage node contact hole. An intervening tungsten plug 41a is embedded. As a result, the tungsten plug 41a completely fills the storage node contact hole.

다음으로, 텅스텐플러그(41a)가 매립된 제2 층간절연막(39)상에 확산배리어막(43)을 증착한다. 여기서, 확산배리어막(43)은 후속 하부전극을 이루는 제1 이리듐막(44)과 텅스텐플러그(41a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(43)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착된다.Next, a diffusion barrier film 43 is deposited on the second interlayer insulating film 39 in which the tungsten plug 41a is embedded. Here, the diffusion barrier film 43 is a film for preventing the interdiffusion between the first iridium film 44 and the tungsten plug 41a forming the subsequent lower electrode, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN , RuTaN, CrTiN or CrTaN, and these diffusion barrier films 43 have a thickness of 50 kV to 1000 kW using a vapor deposition method selected from physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD). Is deposited.

한편, 확산배리어막(43) 증착후에 확산방지특성 향상 및 박막의 치밀화를 위 해 열처리 또는 플라즈마처리를 수행할 수 있는데, 열처리는 공지된 급속열처리(Rapid Thermal Process; RTP) 또는 로열처리(Furnace anneal)를 이용하며, 열처리시 분위기는 N2, Ar, O2 또는 이들의 혼합가스를 이용한다. 또한, 열처리시간은 로열처리시에는 5분∼2시간으로 하고, 급속열처리시에는 1초∼10분으로 한다.On the other hand, after deposition of the diffusion barrier layer 43, heat treatment or plasma treatment may be performed to improve diffusion prevention characteristics and to compact the thin film. The heat treatment is a known rapid thermal process (RTP) or furnace anneal. In the heat treatment, the atmosphere is N 2 , Ar, O 2 or a mixture thereof. The heat treatment time is set to 5 minutes to 2 hours in the heat treatment, and 1 second to 10 minutes in the rapid heat treatment.

그리고, 플라즈마처리시 분위기는 O2, O3, N2, N2O 또는 NH 3이다.In the plasma treatment, the atmosphere is O 2 , O 3 , N 2 , N 2 O or NH 3 .

다음에, 확산배리어막(43)상에 하부전극을 이루는 적층막을 형성하되, 제1 이리듐막(44), 이리듐산화막(45), 제2 이리듐막(46), 제1 백금막(47)의 순서로 차례로 증착한다. 이때, 제1 이리듐막(44)은 1000Å 두께이고, 이리듐산화막(45)은 100Å 두께이고, 제2 이리듐막(46)은 50Å 두께이고, 제1 백금막(47)은 1000Å 두께이다. 이때, 제1 이리듐막(44)은 산소배리어막(oxygen barrier) 역할을 수행하고, 이리듐산화막(45)은 접착층(glue layer) 역할을 수행하며, 제1 백금막(47)은 실질적인 하부전극 역할을 하는 금속막으로서, 결국 하부전극은 3중 구조에 제2 이리듐막(46)이 삽입된 4중 구조이다.Subsequently, a laminated film forming a lower electrode is formed on the diffusion barrier film 43, and the first iridium film 44, the iridium oxide film 45, the second iridium film 46, and the first platinum film 47 are formed. Deposition in order. At this time, the first iridium film 44 is 1000 m thick, the iridium oxide film 45 is 100 m thick, the second iridium film 46 is 50 m thick, and the first platinum film 47 is 1000 m thick. In this case, the first iridium film 44 serves as an oxygen barrier film, the iridium oxide film 45 serves as a glue layer, and the first platinum film 47 serves as a substantially lower electrode. As a result, the lower electrode has a quadruple structure in which the second iridium film 46 is inserted into the triple structure.

여기서, 제2 이리듐막(46)은 이리듐산화막(45)과 제1 백금막(47) 계면의 접착특성을 향상시킬 목적으로 삽입한 또하나의 접착층으로서, 제2 이리듐막(46)외에 산소가 결핍된 상태의 IrO 상을 삽입할 수도 있으며, 이러한 하부전극을 이루는 접착층의 두께는 10Å∼100Å 이다.Here, the second iridium film 46 is another adhesive layer inserted for the purpose of improving the adhesion property between the iridium oxide film 45 and the first platinum film 47. In addition to the second iridium film 46, oxygen is added. An insufficiently formed IrO phase may be inserted, and the thickness of the adhesive layer forming the lower electrode is 10 kPa to 100 kPa.

전술한 바와 같이, 하부전극을 이루는 적층막은 물리기상증착법(PVD), 화학 기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하되, 바람직하게 제1 이리듐막(44)은 500Å∼3000Å 두께로 증착되고, 이리듐산화막(45)은 10Å∼1000Å 두께로 증착되고, 제1 백금막(47)은 100Å∼2000Å 두께로 증착된다.As described above, the laminated film constituting the lower electrode is deposited using physical vapor deposition (PVD), chemical vapor deposition (CVD) or atomic layer deposition (ALD), but preferably the first iridium film 44 is 500 kPa to 3000 kPa. It is deposited to a thickness, the iridium oxide film 45 is deposited to a thickness of 10 kPa to 1000 kPa, and the first platinum film 47 is deposited to be 100 kPa to 2000 kPa.

다음으로, 제1 백금막(47)상에 강유전체막(48)을 1000Å두께로 증착한 후, 강유전체막(48)상에 제2 백금막(49)을 1500Å 두께로 증착한다.Next, after depositing a ferroelectric film 48 on the first platinum film 47 with a thickness of 1000 mW, the second platinum film 49 is deposited on the ferroelectric film 48 to a thickness of 1500 mW.

이때, 강유전체막(48)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.At this time, the ferroelectric film 48 has a thickness of 50 kPa to 2000 kPa using one vapor deposition method selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD) and spin coating (Spin coating). Deposition is performed using one selected from conventional SBT, PZT, and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed.

그리고, 상부전극은 제2 백금막(49)외에 이리듐막(Ir), 루테늄막(Ru)과 같은 귀금속막(noble metal), TiN, TaN, WN과 같은 금속질화물, IrO2, RuO2, LSCO, YBCO 등의 산화물전극을 적용한다.In addition to the second platinum film 49, the upper electrode may be a noble metal such as an iridium film Ir or a ruthenium film Ru, a metal nitride such as TiN, TaN, or WN, IrO 2 , RuO 2 , or LSCO. And an oxide electrode such as YBCO.

도 3c에 도시된 바와 같이, 제2 백금막(49)상에 감광막 마스크 또는 감광막마스크와 하드마스크(도시 생략)를 동시에 적용하여 제2 백금막(49), 강유전체막(48), 제1 백금막(47), 제2 이리듐막(46), 이리듐산화막(45), 제1 이리듐막(44), 확산배리어막(43)을 한번에 패터닝한다.As shown in FIG. 3C, the second platinum film 49, the ferroelectric film 48, and the first platinum are simultaneously applied to the second platinum film 49 by simultaneously applying a photoresist mask or a photoresist mask and a hard mask (not shown). The film 47, the second iridium film 46, the iridium oxide film 45, the first iridium film 44, and the diffusion barrier film 43 are patterned at one time.

이때, 두꺼운 감광막 마스크를 단독으로 이용하여 패터닝할 수도 있지만, 티타늄나이트라이드막(600Å), 백금막(1000Å)과 감광막(10000Å)의 순서로 적층된 마스크를 이용하여 패터닝한다. 여기서, 티타늄나이트라이드막과 백금막이 하드마스크(Hard mask)로 이용된 것이다.At this time, patterning may be performed by using a thick photoresist film alone, but patterning is performed using a mask laminated in the order of the titanium nitride film 600 ', the platinum film 1000' and the photosensitive film 10000 '. Here, the titanium nitride film and the platinum film are used as a hard mask.

예를 들면, 감광막을 마스크로 백금막과 티타늄나이트라이드막의 하드마스크와 상부전극인 제2 백금막을 식각한 후, 감광막을 제거하면 표면에 백금막이 드러난다. 이 백금막을 마스크로 제2 백금막(49) 식각후 드러난 강유전체막(48)을 식각하고, 강유전체막(48) 식각시 백금막이 소모되어 드러난 티타늄나이트라이드막을 마스크로 제1 백금막(47), 제2 이리듐막(46), 이리듐산화막(45), 제1 이리듐막(44), 확산배리어막(43)을 한번에 식각한다.For example, after etching the hard mask of the platinum film, the titanium nitride film, and the second platinum film, which is the upper electrode, using the photoresist film as a mask, the surface of the platinum film is exposed when the photoresist film is removed. Using the platinum film as a mask, the ferroelectric film 48 exposed after etching the second platinum film 49 is etched, and the first platinum film 47 using the titanium nitride film exposed by the platinum film exhausted when the ferroelectric film 48 is etched. The second iridium film 46, the iridium oxide film 45, the first iridium film 44, and the diffusion barrier film 43 are etched at once.

이러한 하드마스크와 감광막 마스크를 동시에 적용하면 한번의 마스크 공정으로 캐패시터를 이루는 모든 막을 패터닝할 수 있다.When the hard mask and the photoresist mask are applied at the same time, all the films constituting the capacitor can be patterned in one mask process.

한편, 가능한 마스크로는 감광막/이리듐막/TiN, 감광막/루테늄막/TiN, 감광막/백금막/TaN 또는 감광막/이리듐막/TaN중에서 선택하며, 이들 마스크를 이용하여 캐패시터를 한번에 패터닝할 수 있다.On the other hand, a possible mask is selected from photoresist film / iridium film / TiN, photoresist film / ruthenium film / TiN, photoresist film / platinum film / TaN or photoresist film / iridium film / TaN, and capacitors can be patterned at one time using these masks.

상술한 패터닝후, 하드마스크로 적용된 티타늄나이트라이드막은 모두 소모되고, 잔류하는 확산배리어막(43a), 제1 이리듐막(44a), 이리듐산화막(45a), 제2 이리듐막(46a), 제1 백금막(47a)은 적층구조의 하부전극을 이루며, 잔류하는 제2 백금막(49a)은 상부전극을 이룬다.After the above-described patterning, the titanium nitride film applied as the hard mask is exhausted and the remaining diffusion barrier film 43a, the first iridium film 44a, the iridium oxide film 45a, the second iridium film 46a, and the first The platinum film 47a forms a lower electrode of a stacked structure, and the remaining second platinum film 49a forms an upper electrode.

도 3d에 도시된 바와 같이, 전술한 캐패시터 패터닝과정후 열안정성이 떨어지는 확산배리어막(43a)의 측면이 드러나기 때문에 패터닝후 바로 고온 열공정을 수행하지 않는다. 즉, 강유전체막의 결정화 열처리, 회복열처리 등의 고온 산화 분 위기의 열처리과정을 수행하지 않는다.As shown in FIG. 3D, since the side surface of the diffusion barrier film 43a having poor thermal stability is exposed after the above-described capacitor patterning process, the high temperature thermal process is not performed immediately after the patterning process. That is, the heat treatment process of high temperature oxidation such as crystallization heat treatment and recovery heat treatment of the ferroelectric film is not performed.

다음으로, 캐패시터 패터닝후에는 바로 산소확산방지특성이 우수한 산소확산배리어막(50)을 전면에 증착하여 후속 고온 열공정에서 확산배리어막(43a)의 측면이 산화되는 것을 억제한다. Next, immediately after the capacitor patterning, an oxygen diffusion barrier film 50 having excellent oxygen diffusion preventing property is deposited on the entire surface to suppress oxidation of the side surface of the diffusion barrier film 43a in a subsequent high temperature thermal process.

이때, 산소확산배리어막(50)은 실리콘질화막(Si3N4), 알루미나(Al2O3 ), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(50)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼3000Å 두께로 증착한다.At this time, the oxygen diffusion barrier film 50 is selected from silicon nitride film (Si 3 N 4 ), alumina (Al 2 O 3 ), silicon oxynitride film (SiON), these oxygen diffusion barrier film 50 is a physical weather The deposition is performed at a thickness of 100 kPa to 3000 kPa using vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).

한편, 산소확산배리어막(50)의 산소확산방지특성을 개선시킬 목적으로 열처리를 수행하는데, 열처리시 분위기는 질소를 기본으로 하되, Ar, He, Ne 등의 비활성가스 분위기에서 실시한다. 그리고, 열처리 온도는 300℃∼700℃이고, 로열처리 또는 급속열처리를 이용하고, 열처리 시간은 로에서는 10분∼3시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.On the other hand, heat treatment is carried out for the purpose of improving the oxygen diffusion preventing properties of the oxygen diffusion barrier film 50, the atmosphere during heat treatment is based on nitrogen, but is carried out in an inert gas atmosphere such as Ar, He, Ne. The heat treatment temperature is 300 ° C to 700 ° C, and the heat treatment or rapid heat treatment is used, and the heat treatment time is performed in the furnace for 10 minutes to 3 hours, and during the rapid heat treatment for 10 seconds to 10 minutes.

다음으로, 캐패시터간 공간을 충분히 채울때까지 산소확산배리어막(50)을 포함한 전면에 제3 층간절연막(51)을 증착한다. 이때, 제3 층간절연막(51)은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되고, 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온법(Spin-On)을 이용하여 1000Å∼10000Å 두께로 증착한 후 치밀화 및 평탄화 특성을 향상시킬 목적으로 열처리를 수행한다. 열처리는 공지된 확산로(diffusion furnace) 또는 급속열처리를 적용하 며, 열처리시 온도는 500℃∼800℃이고, 열처리시 분위기는 N2, Ar 또는 O2이며, 열처리 시간은 확산로에서는 5분∼2시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.Next, the third interlayer insulating film 51 is deposited on the entire surface including the oxygen diffusion barrier film 50 until the space between the capacitors is sufficiently filled. At this time, the third interlayer insulating film 51 is selected from silicon oxides sourced from BPSG, PSG, SOG, or TEOS, and using chemical vapor deposition (CVD), physical vapor deposition (PVD), and spin-on (Spin-On). After the deposition to a thickness of 1000 ~ 10000Å, heat treatment is performed for the purpose of improving the densification and planarization characteristics. The heat treatment is a known diffusion furnace or rapid heat treatment, the temperature during the heat treatment is 500 ℃ to 800 ℃, the atmosphere during the heat treatment is N 2 , Ar or O 2 , the heat treatment time is 5 minutes in the diffusion furnace Carry out for 2 hours and 10 seconds to 10 minutes for rapid heat treatment.

도 3e에 도시된 바와 같이, 마스크없이 에치백하거나 또는 화학적기계적연마를 실시하여 상부전극인 제2 백금막(49a)의 표면을 노출시킨다. 이때, 제2 백금막(49a) 표면을 노출시키는 조건으로 제3 층간절연막(51)을 에치백 또는 화학적기계적연마하므로 제2 백금막(49a)상의 산소확산배리어막(50)이 제거되어 캐패시터를 에워싸는 형태로 잔류한다. 이하, 잔류하는 산소확산배리어막을 도면부호 '50a'라 하고 제3 층간절연막을 고립절연막(51a)이라고 한다. 여기서, 고립절연막(51a)이라고 한 것은 잔류하는 제3 층간절연막이 이웃한 캐패시터간을 절연 및 고립시키고 있기 때문이다.As shown in FIG. 3E, the surface of the second platinum film 49a serving as the upper electrode is exposed by etching or performing chemical mechanical polishing without a mask. At this time, since the third interlayer insulating film 51 is etched back or chemical mechanically polished under the condition of exposing the surface of the second platinum film 49a, the oxygen diffusion barrier film 50 on the second platinum film 49a is removed to form a capacitor. Remain in enclosed form. Hereinafter, the remaining oxygen diffusion barrier film is referred to as '50a' and the third interlayer insulating film is referred to as the insulating insulating film 51a. Here, the insulating insulating film 51a is because the remaining third interlayer insulating film insulates and isolates the adjacent capacitors.

전술한 바와 같은 에치백 또는 화학적기계적연마후 강유전체 메모리소자의 제조 과정중 가장 온도가 높은 산화분위기의 열처리 공정인 강유전체막의 결정화를 위한 열처리 과정을 수행한다. 이러한 열처리 과정은 통상적으로 강유전체막 증착후 이루어지는 열처리와 후속 회복열처리(recovery anneal)를 한꺼번에 수행하는 열처리를 말한다.After the etch back or chemical mechanical polishing as described above, a heat treatment process for crystallization of the ferroelectric film, which is a heat treatment process of an oxidation atmosphere having the highest temperature, is performed during the manufacturing process of the ferroelectric memory device. Such a heat treatment process generally refers to a heat treatment performed after deposition of the ferroelectric film and subsequent recovery anneal at a time.

예를 들면, 열처리시 온도는 400℃∼800℃이고, 열처리분위기는 O2, N2, Ar, O3, He, Ne, Kr이고, 열처리시간은 10분∼5시간동안 실시하고 열처리장치로는 확산로 또는 급속열처리장치를 이용하거나, 이들 장치를 혼합하여 여러번 수행할 수도 있다.For example, during the heat treatment, the temperature is 400 ° C. to 800 ° C., and the heat treatment atmosphere is O 2 , N 2 , Ar, O 3 , He, Ne, Kr, and the heat treatment time is performed for 10 minutes to 5 hours. May be performed several times by using a diffusion furnace or a rapid heat treatment device, or by mixing these devices.

결국, 강유전체막의 결정화를 위한 열처리를 한번만 수행해도 충분하므로 텅스텐플러그 및 확산배리어막의 산화방지 효과가 크다.As a result, the heat treatment for crystallization of the ferroelectric film is sufficient once, so that the anti-oxidation effect of the tungsten plug and the diffusion barrier film is large.

도 3f에 도시된 바와 같이, 고립절연막(51a) 형성후 드러난 캐패시터 상에 배리어메탈(52)과 금속배선막(53)을 형성한다. 이때, 배리어메탈(52)과 금속배선막(53)의 적층은, arc(anti-reflection coating)-TiN/Al/TiN/Ti 적층, arc-TiN/Al/TiN 적층, TaN/Cu/TaN/Ta 적층, TaN/Cu/TaN 적층, WN/W/WN 적층, WN/W/TiN 적층 또는 WN/W/TiN/Ti 적층중에서 선택된다. 이들 배리어메탈과 금속배선막의 적층은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD)을 이용한다.As shown in FIG. 3F, the barrier metal 52 and the metal wiring layer 53 are formed on the capacitor exposed after the isolation insulating layer 51a is formed. At this time, the barrier metal 52 and the metal wiring film 53 are laminated by arc (anti-reflection coating) -TiN / Al / TiN / Ti lamination, arc-TiN / Al / TiN lamination, TaN / Cu / TaN / It is selected from Ta lamination, TaN / Cu / TaN lamination, WN / W / WN lamination, WN / W / TiN lamination or WN / W / TiN / Ti lamination. The barrier metal and the metal wiring film are laminated using chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD).

콘택공정없이 금속배선(53)을 형성하는 이유는, 강유전체막(48a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다. The reason why the metal wiring 53 is formed without the contact process is that it is difficult for the contact to be narrowly opened in order to perform the heat treatment process of the ferroelectric film 48a before the metal wiring process. The wiring process is performed.

도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.4 is a cross-sectional view illustrating a ferroelectric memory device according to a second exemplary embodiment of the present invention.

도 4를 참조하면, 소자분리막(62)이 형성된 반도체기판(61)상에 층간절연물로서 제1 층간절연막(66)과 제2 층간절연막(69)이 형성되고, 제2 층간절연막(69)과 제1 층간절연막(66)을 동시에 관통하는 스토리지노드콘택홀에 TiN/Ti(70a)과 텅스텐플러그(71a)가 매립되어 있다. 한편, 반도체기판(61)상에 게이트산화막(63)과 워드라인(64)이 형성되고, 반도체기판(61)내에 소스/드레인영역(65a,65b)이 형성되 며, 제1 층간절연막(66)을 관통하여 일측 소스/드레인영역(65a)에 비트라인콘택(67) 및 비트라인(68)이 연결되며, TiN/Ti(70a)과 텅스텐플러그(71a)는 타측 소스/드레인(65b)에 연결된다.Referring to FIG. 4, a first interlayer insulating film 66 and a second interlayer insulating film 69 are formed on the semiconductor substrate 61 on which the device isolation film 62 is formed, and the second interlayer insulating film 69 is formed. TiN / Ti 70a and tungsten plug 71a are buried in the storage node contact hole that simultaneously passes through the first interlayer insulating layer 66. Meanwhile, a gate oxide film 63 and a word line 64 are formed on the semiconductor substrate 61, and source / drain regions 65a and 65b are formed in the semiconductor substrate 61, and the first interlayer insulating layer 66 is formed. The bit line contact 67 and the bit line 68 are connected to one source / drain region 65a through the through hole, and the TiN / Ti 70a and the tungsten plug 71a are connected to the other source / drain 65b. do.

그리고, 텅스텐플러그(71a)에 확산배리어막(73a), 제1 이리듐막(74a), 이리듐산화막(75a), 제2 이리듐막(76a), 제1 백금막(77a)의 순서로 적층된 하부전극, 강유전체막(78a)과 제2 백금막(79a)의 상부전극의 순서로 적층된 강유전체 캐패시터가 연결된다.The lower layer stacked on the tungsten plug 71a in the order of the diffusion barrier film 73a, the first iridium film 74a, the iridium oxide film 75a, the second iridium film 76a, and the first platinum film 77a. Ferroelectric capacitors stacked in the order of the electrode, the ferroelectric film 78a and the upper electrode of the second platinum film 79a are connected.

그리고, 강유전체 캐패시터의 상부전극을 노출시키면서 강유전체 캐패시터의 측면을 스페이서 형태의 산소확산배리어막(80a)이 에워싸고 있으며, 산소확산배리어막(80a)을 고립절연막(81a)이 에워싸고 있다.The oxygen diffusion barrier film 80a in the form of a spacer surrounds the side surface of the ferroelectric capacitor while the upper electrode of the ferroelectric capacitor is exposed, and the insulating insulation film 81a surrounds the oxygen diffusion barrier film 80a.

그리고, 강유전체 캐패시터의 상부전극인 제2 백금막(79a)에 콘택없이 바로 배리어메탈(82)과 금속배선막(83)이 연결되고 있다.The barrier metal 82 and the metallization film 83 are directly connected to the second platinum film 79a as the upper electrode of the ferroelectric capacitor without contact.

도 4에서, 확산배리어막(73a)은 하부전극을 이루는 제1 이리듐막(74a)과 텅스텐플러그(71a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(73a)은 50Å∼1000Å의 두께이다.In FIG. 4, the diffusion barrier film 73a is a film for preventing mutual diffusion between the first iridium film 74a and the tungsten plug 71a constituting the lower electrode, and includes TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN, or CrTaN are selected, and these diffusion barrier films 73a have a thickness of 50 GPa to 1000 GPa.

그리고, 강유전체 캐패시터를 에워싸고 있는 산소확산배리어막(80a)은 산소확산 방지 특성이 우수한 절연막이고, 고립절연막(81a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소확산배리어막(80a)은 실리콘질화막(Si3N4), 알루미나(Al2 O3), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(80a)은 100Å∼3000Å 두께이다.The oxygen diffusion barrier film 80a surrounding the ferroelectric capacitor is an insulating film having excellent oxygen diffusion preventing characteristics, and the insulating insulating film 81a is an insulating film having excellent planarization characteristics. For example, the oxygen diffusion barrier film 80a is selected from silicon nitride film (Si 3 N 4 ), alumina (Al 2 O 3 ), and silicon oxynitride film (SiON). 3000Å thick.

결국, 텅스텐플러그(71a)와 하부전극을 이루는 제1 이리듐막(74a)간 확산배리어막인 확산배리어막(73a)이 스토리지노드콘택홀을 벗어나 오픈되는 구조를 가지며, 측면이 노출된 확산배리어막(73a)을 산소확산배리어막(80a)이 에워싸고 있다.As a result, the diffusion barrier layer 73a, which is a diffusion barrier layer between the tungsten plug 71a and the first iridium layer 74a constituting the lower electrode, is opened out of the storage node contact hole, and the diffusion barrier layer having the side surface is exposed. The oxygen diffusion barrier film 80a surrounds 73a.

도 5a 내지 도 5f는 도 4에 도시된 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.5A through 5F are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device according to the second embodiment of FIG. 4.

도 5a에 도시된 바와 같이, 반도체기판(61)에 소자간 분리를 위한 소자분리막(62)을 형성하여 활성영역을 정의하고, 반도체기판(61)의 활성영역상에 게이트산화막(63)과 워드라인(64)을 차례로 형성한다.As shown in FIG. 5A, an isolation region 62 for device isolation is formed on the semiconductor substrate 61 to define an active region, and a gate oxide layer 63 and a word are formed on the active region of the semiconductor substrate 61. Lines 64 are formed in turn.

다음으로, 워드라인(64) 양측의 반도체기판(61)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(65a, 65b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 61 on both sides of the word line 64 to form source / drain regions 65a and 65b of the transistor.

한편, 도면에 도시되지 않았지만, 워드라인(64)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD 구조의 소스/드레인영역(65a,65b)을 형성할 수 있다. 즉, 워드라인(64)을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인(64)의 양측벽에 스페이서를 형성하고, 워드라인(64)과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역 (65a,65b)을 형성한다.Although not shown in the drawings, spacers may be formed on both sidewalls of the word line 64, thereby forming source / drain regions 65a and 65b of the LDD structure. That is, the LDD region is formed by ion implanting low concentration impurities using the word line 64 as a mask, and then spacers are formed on both side walls of the word line 64, and the high concentration impurities are formed using the word line 64 and the spacer as a mask. Ion implantation forms source / drain regions 65a and 65b in contact with the LDD region.

다음으로, 트랜지스터가 형성된 반도체기판(61)상에 제1 층간절연막(66)을 증착 및 평탄화한 후, 제1 층간절연막(66)을 콘택마스크(도시 생략)로 식각하여 일 측 소스/드레인영역(65a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(67)을 형성한다. 여기서, 비트라인콘택(67)은 텅스텐(W)을 증착한 후 에치백이나 화학적기계적연마(CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 66 on the semiconductor substrate 61 on which the transistor is formed, the first interlayer insulating layer 66 is etched with a contact mask (not shown) to form one side source / drain region. A bit line contact hole exposing 65a is formed, and a bit line contact 67 embedded in the bit line contact hole is formed. Here, the bit line contact 67 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택(67)에 연결되는 비트라인(68)을 형성하고, 비트라인(68)을 포함한 전면에 제2 층간절연막(69)을 증착한 후 평탄화한다.Next, a bit line conductive film is deposited on the entire surface, and then patterned to form a bit line 68 connected to the bit line contact 67, and a second interlayer insulating layer 69 is formed on the entire surface including the bit line 68. After deposition it is planarized.

다음으로, 제2 층간절연막(69)상에 형성되는 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(69)과 제1 층간절연막(66)을 동시에 식각하여 타측 소스/드레인영역(65b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 TiN/Ti(70)과 텅스텐막(71)을 차례로 증착한다.Next, the second interlayer insulating layer 69 and the first interlayer insulating layer 66 are simultaneously etched with a storage node contact mask (not shown) formed on the second interlayer insulating layer 69 to form the other source / drain region 65b. After forming the storage node contact hole to expose the TiN / Ti 70 and the tungsten film 71 are sequentially deposited on the entire surface including the storage node contact hole.

여기서, TiN/Ti(70)은 후속 텅스텐플러그내 텅스텐(W)의 확산을 방지하기 위한 배리어메탈로서, 그 형성 방법은 다음과 같다. 예컨대, Ti(100Å)과 TiN(200Å)를 차례로 증착한 후, 850℃/N2/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(65b)과 Ti의 계면에 TiSi2(72)를 형성시킨다. 이때, TiSi2(72)는 오믹콘택을 형성시킨다. Here, TiN / Ti 70 is a barrier metal for preventing the diffusion of tungsten (W) in the subsequent tungsten plug, the formation method is as follows. For example, Ti (100Å) and TiN was then depositing (200Å), 850 ℃ / N 2 / to the rapid heat treatment performed at a 20 second condition of source / drain regions (65b) and the 2 (72) TiSi at the interface between the Ti To form. At this time, TiSi 2 72 forms an ohmic contact.

한편, 텅스텐막(71)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.On the other hand, the tungsten film 71 is deposited using a chemical vapor deposition (CVD), atomic layer deposition (ALD) or electrochemical deposition (ECD) to a desired thickness in consideration of the size of the plug, the plug size is 0.30㎛ If the deposition is about 3000Å.

도 5b에 도시된 바와 같이, 제2 층간절연막(69)의 표면이 드러날때까지 텅스 텐막(61)과 TiN/Ti(60)을 화학적기계적연마하여 스토리지노드콘택홀에 TiN/Ti(60a)이 개재된 텅스텐플러그(61a)를 매립시킨다. 결과적으로, 텅스텐플러그(61a)는 스토리지노드콘택홀을 완전히 채운다.As shown in FIG. 5B, the tungsten film 61 and the TiN / Ti 60 are chemically mechanically polished until the surface of the second interlayer insulating film 69 is exposed, thereby forming TiN / Ti 60a in the storage node contact hole. An intervening tungsten plug 61a is embedded. As a result, the tungsten plug 61a completely fills the storage node contact hole.

다음으로, 텅스텐플러그(71a)가 매립된 제2 층간절연막(69)상에 확산배리어막(73)을 증착한다. 여기서, 확산배리어막(73)은 후속 하부전극을 이루는 제1 이리듐막(74)과 텅스텐플러그(71a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(73)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착된다.Next, a diffusion barrier film 73 is deposited on the second interlayer insulating film 69 in which the tungsten plug 71a is embedded. Here, the diffusion barrier film 73 is a film for preventing the interdiffusion between the first iridium film 74 and the tungsten plug 71a forming the subsequent lower electrode, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN , RuTaN, CrTiN, or CrTaN, and the diffusion barrier film 73 is formed to have a thickness of 50 kV to 1000 kV by using a vapor deposition method selected from physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD). Is deposited.

한편, 확산배리어막(73) 증착후에 확산방지특성 향상 및 박막의 치밀화를 위해 열처리 또는 플라즈마처리를 수행할 수 있는데, 열처리는 공지된 급속열처리(RTP) 또는 로열처리를 이용하며, 열처리시 분위기는 N2, Ar, O2 또는 이들의 혼합가스를 이용한다. 또한, 열처리시간은 로열처리시에는 5분∼2시간으로 하고, 급속열처리시에는 1초∼10분으로 한다.On the other hand, after deposition of the diffusion barrier film 73, heat treatment or plasma treatment may be performed to improve diffusion prevention characteristics and to densify the thin film. The heat treatment uses a known rapid heat treatment (RTP) or a heat treatment, and the atmosphere during the heat treatment is N 2 , Ar, O 2 or a mixture thereof is used. The heat treatment time is set to 5 minutes to 2 hours in the heat treatment, and 1 second to 10 minutes in the rapid heat treatment.

그리고, 플라즈마처리시 분위기는 O2, O3, N2, N2O 또는 NH 3이다.In the plasma treatment, the atmosphere is O 2 , O 3 , N 2 , N 2 O or NH 3 .

다음에, 확산배리어막(73)상에 하부전극을 이루는 적층막을 형성하되, 제1 이리듐막(74), 이리듐산화막(75), 제2 이리듐막(76), 제1 백금막(77)의 순서로 차례로 증착한다. 이때, 제1 이리듐막(74)은 1000Å 두께이고, 이리듐산화막(75)은 100Å 두께이고, 제2 이리듐막(76)은 50Å 두께이고, 제1 백금막(77)은 1000Å 두 께이다. Next, a laminated film forming a lower electrode is formed on the diffusion barrier film 73, and the first iridium film 74, the iridium oxide film 75, the second iridium film 76, and the first platinum film 77 are formed. Deposition in order. At this time, the first iridium film 74 is 1000 kPa thick, the iridium oxide film 75 is 100 kPa thick, the second iridium film 76 is 50 kPa thick, and the first platinum film 77 is 1000 kPa thick.

여기서, 제2 이리듐막(76)은 이리듐산화막(75)과 제1 백금막(77) 계면의 접착특성을 향상시킬 목적으로 삽입한 접착층으로서, 제2 이리듐막(76)외에 산소가 결핍된 상태의 IrO 상을 삽입할 수도 있으며, 이러한 하부전극을 이루는 접착층의 두께는 10Å∼100Å 이다.In this case, the second iridium film 76 is an adhesive layer inserted for the purpose of improving the adhesion property between the iridium oxide film 75 and the first platinum film 77, and is in a state in which oxygen is deficient in addition to the second iridium film 76. An IrO phase may be inserted, and the thickness of the adhesive layer forming the lower electrode is 10 kPa to 100 kPa.

전술한 바와 같이, 하부전극을 이루는 적층막은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하되, 바람직하게 제1 이리듐막(74)은 500Å∼3000Å 두께로 증착되고, 이리듐산화막(75)은 10Å∼1000Å 두께로 증착되고, 제1 백금막(77)은 100Å∼2000Å 두께로 증착된다.As described above, the laminated film constituting the lower electrode is deposited using physical vapor deposition (PVD), chemical vapor deposition (CVD) or atomic layer deposition (ALD), but preferably the first iridium film 74 is 500 kPa to 3000 kPa. The film is deposited to a thickness, the iridium oxide film 75 is deposited to a thickness of 10 kPa to 1000 kPa, and the first platinum film 77 is deposited to a thickness of 100 kPa to 2000 kPa.

다음으로, 제1 백금막(77)상에 강유전체막(78)을 1000Å두께로 증착한 후, 강유전체막(78)상에 제2 백금막(79)을 1500Å 두께로 증착한다.Next, after depositing a ferroelectric film 78 on the first platinum film 77 with a thickness of 1000 mW, the second platinum film 79 is deposited on the ferroelectric film 78 to a thickness of 1500 mW.

이때, 강유전체막(78)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.At this time, the ferroelectric film 78 has a thickness of 50 kPa to 2000 kPa using one of the vapor deposition methods selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD), and spin coating (Spin coating). Deposition is performed using one selected from conventional SBT, PZT, and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed.

그리고, 상부전극은 제2 백금막(79)외에 이리듐막(Ir), 루테늄막(Ru)과 같은 귀금속막(noble metal), TiN, TaN, WN과 같은 금속질화물, IrO2, RuO2, LSCO, YBCO 등의 산화물전극을 적용한다. In addition to the second platinum film 79, the upper electrode may be a noble metal such as an iridium film Ir or a ruthenium film Ru, a metal nitride such as TiN, TaN, or WN, IrO 2 , RuO 2 , or LSCO. And an oxide electrode such as YBCO.

도 5c에 도시된 바와 같이, 제2 백금막(79)상에 감광막 마스크 또는 감광막마스크와 하드마스크(도시 생략)를 동시에 적용하여 제2 백금막(79), 강유전체막(78), 제1 백금막(77), 제2 이리듐막(76), 이리듐산화막(75), 제1 이리듐막(74), 확산배리어막(73)을 한번에 패터닝한다.As shown in FIG. 5C, the second platinum film 79, the ferroelectric film 78, and the first platinum are simultaneously applied to the second platinum film 79 by simultaneously applying a photoresist mask or a photoresist mask and a hard mask (not shown). The film 77, the second iridium film 76, the iridium oxide film 75, the first iridium film 74, and the diffusion barrier film 73 are patterned at one time.

이때, 두꺼운 감광막 마스크를 단독으로 이용하여 패터닝할 수도 있지만, 티타늄나이트라이드막(600Å), 백금막(1000Å)과 감광막(10000Å)의 순서로 적층된 마스크를 이용하여 패터닝한다. 여기서, 티타늄나이트라이드막과 백금막이 하드마스크(Hard mask)로 이용된 것이다.At this time, patterning may be performed by using a thick photoresist film alone, but patterning is performed using a mask laminated in the order of the titanium nitride film 600 ', the platinum film 1000' and the photosensitive film 10000 '. Here, the titanium nitride film and the platinum film are used as a hard mask.

예를 들면, 감광막을 마스크로 백금막과 티타늄나이트라이드막의 하드마스크와 상부전극인 제2 백금막을 식각한 후, 감광막을 제거하면 표면에 백금막이 드러난다. 이 백금막을 마스크로 제2 백금막(79) 식각후 드러난 강유전체막(78)을 식각하고, 강유전체막(78) 식각시 백금막이 소모되어 드러난 티타늄나이트라이드막을 마스크로 제1 백금막(77), 제2 이리듐막(76), 이리듐산화막(75), 제1 이리듐막(74), 확산배리어막(73)을 한번에 식각한다.For example, after etching the hard mask of the platinum film, the titanium nitride film, and the second platinum film, which is the upper electrode, using the photoresist film as a mask, the surface of the platinum film is exposed when the photoresist film is removed. Using the platinum film as a mask, the ferroelectric film 78 exposed after etching the second platinum film 79 is etched, and the first platinum film 77 using the titanium nitride film exposed by the platinum film exhausted when the ferroelectric film 78 is etched. The second iridium film 76, the iridium oxide film 75, the first iridium film 74, and the diffusion barrier film 73 are etched at once.

이러한 하드마스크와 감광막 마스크를 동시에 적용하면 한번의 마스크 공정으로 캐패시터를 이루는 모든 막을 패터닝할 수 있다.When the hard mask and the photoresist mask are applied at the same time, all the films constituting the capacitor can be patterned in one mask process.

한편, 가능한 마스크로는 감광막/이리듐막/TiN, 감광막/루테늄막/TiN, 감광막/백금막/TaN 또는 감광막/이리듐막/TaN중에서 선택하며, 이들 마스크를 이용하여 캐패시터를 한번에 패터닝할 수 있다.On the other hand, a possible mask is selected from photoresist film / iridium film / TiN, photoresist film / ruthenium film / TiN, photoresist film / platinum film / TaN or photoresist film / iridium film / TaN, and capacitors can be patterned at one time using these masks.

상술한 패터닝후, 하드마스크로 적용된 티타늄나이트라이드막은 모두 소모되 고, 잔류하는 확산배리어막(73a), 제1 이리듐막(74a), 이리듐산화막(75a), 제2 이리듐막(76a), 제1 백금막(77a)은 적층구조의 하부전극을 이루며, 잔류하는 제2 백금막(79a)은 상부전극을 이룬다.After the above-described patterning, the titanium nitride film applied as the hard mask is exhausted, and the remaining diffusion barrier film 73a, the first iridium film 74a, the iridium oxide film 75a, and the second iridium film 76a, The first platinum film 77a forms a lower electrode of a stacked structure, and the remaining second platinum film 79a forms an upper electrode.

도 5d에 도시된 바와 같이, 전술한 캐패시터 패터닝과정후 열안정성이 떨어지는 확산배리어막(73a)의 측면이 드러나기 때문에 패터닝후 바로 고온 열공정을 수행하지 않는다. 즉, 강유전체막의 결정화 열처리, 회복열처리 등의 고온 산화 분위기의 열처리과정을 수행하지 않는다.As shown in FIG. 5D, since the side surface of the diffusion barrier film 73a having poor thermal stability is exposed after the capacitor patterning process described above, the high temperature thermal process is not performed immediately after the patterning process. That is, the heat treatment of the high temperature oxidizing atmosphere such as crystallization heat treatment and recovery heat treatment of the ferroelectric film is not performed.

다음으로, 캐패시터 패터닝후에는 바로 산소확산방지특성이 우수한 산소확산배리어막(80)을 전면에 증착한 후 블랭크 에치백(blank etchback)하여 강유전체 캐패시터의 측면을 에워싸는 스페이서 형태로 잔류시키므로써 후속 고온 열공정에서 확산배리어막(73a)의 측면이 산화되는 것을 억제한다. Next, immediately after the capacitor patterning, an oxygen diffusion barrier film 80 having excellent oxygen diffusion preventing property is deposited on the front surface, followed by a blank etchback, to be left in the form of a spacer surrounding the side of the ferroelectric capacitor, followed by high temperature heat. In the process, the side surface of the diffusion barrier film 73a is suppressed from being oxidized.

이때, 산소확산배리어막(80)은 실리콘질화막(Si3N4), 알루미나(Al2O3 ), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(80)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼3000Å 두께로 증착한다.At this time, the oxygen diffusion barrier film 80 is selected from silicon nitride film (Si 3 N 4 ), alumina (Al 2 O 3 ), silicon oxynitride film (SiON), these oxygen diffusion barrier film (80) is physical The deposition is performed at a thickness of 100 kPa to 3000 kPa using vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).

한편, 산소확산배리어막(80)의 산소확산방지특성을 개선시킬 목적으로 열처리를 수행하는데, 열처리시 분위기는 질소를 기본으로 하되, Ar, He, Ne 등의 비활성가스 분위기에서 실시한다. 그리고, 열처리 온도는 300℃∼700℃이고, 로열처리 또는 급속열처리를 이용하고, 열처리 시간은 로에서는 10분∼3시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.On the other hand, heat treatment is performed for the purpose of improving the oxygen diffusion preventing properties of the oxygen diffusion barrier film 80, the atmosphere during heat treatment is based on nitrogen, but is carried out in an inert gas atmosphere such as Ar, He, Ne. The heat treatment temperature is 300 ° C to 700 ° C, and the heat treatment or rapid heat treatment is used, and the heat treatment time is performed in the furnace for 10 minutes to 3 hours, and during the rapid heat treatment for 10 seconds to 10 minutes.

다음으로, 캐패시터간 공간을 충분히 채울때까지 산소확산배리어막(80)을 포함한 전면에 제3 층간절연막(81)을 증착한다. 이때, 제3 층간절연막(81)은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되고, 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온법(Spin-On)을 이용하여 1000Å∼10000Å 두께로 증착한 후 치밀화 및 평탄화 특성을 향상시킬 목적으로 열처리를 수행한다. 열처리는 공지된 확산로 또는 급속열처리를 적용하며, 열처리시 온도는 500℃∼800℃이고, 열처리시 분위기는 N2, Ar 또는 O2이며, 열처리 시간은 확산로에서는 5분∼2시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.Next, the third interlayer insulating film 81 is deposited on the entire surface including the oxygen diffusion barrier film 80 until the space between the capacitors is sufficiently filled. At this time, the third interlayer insulating film 81 is selected from silicon oxides sourced from BPSG, PSG, SOG, or TEOS, and using chemical vapor deposition (CVD), physical vapor deposition (PVD), and spin-on (Spin-On). After the deposition to a thickness of 1000Å to 10000Å, heat treatment is performed for the purpose of improving the densification and planarization characteristics. The heat treatment is a known diffusion furnace or rapid heat treatment, the temperature during the heat treatment is 500 ℃ to 800 ℃, the atmosphere during the heat treatment is N 2 , Ar or O 2 , the heat treatment time is carried out for 5 minutes to 2 hours in the diffusion furnace And rapid heat treatment for 10 seconds to 10 minutes.

도 5e에 도시된 바와 같이, 마스크없이 에치백하거나 또는 화학적기계적연마를 실시하여 상부전극인 제2 백금막(79a)의 표면을 노출시킨다. 이때, 제2 백금막(79a) 표면을 노출시키는 조건으로 제3 층간절연막(81)을 에치백 또는 화학적기계적연마하므로 강유전체 캐패시터의 측면의 산소확산배리어막(80)과 제3 층간절연막(81)이 일부분 더 연마되어 캐패시터를 에워싸는 형태로 잔류한다. 이하, 잔류하는 산소확산배리어막을 도면부호 '80a'라 하고 제3 층간절연막을 고립절연막(81a)이라고 한다. 여기서, 고립절연막(81a)이라고 한 것은 잔류하는 제3 층간절연막이 이웃한 캐패시터간을 절연 및 고립시키고 있기 때문이다.As shown in FIG. 5E, the surface of the second platinum film 79a serving as the upper electrode is exposed by etching or performing chemical mechanical polishing without a mask. At this time, since the third interlayer insulating film 81 is etched back or chemical mechanically polished under the condition of exposing the surface of the second platinum film 79a, the oxygen diffusion barrier film 80 and the third interlayer insulating film 81 on the side of the ferroelectric capacitor. This part is further polished to remain in the form surrounding the capacitor. Hereinafter, the remaining oxygen diffusion barrier film is referred to as '80a' and the third interlayer insulating film is referred to as an insulating insulating film 81a. Here, the isolation insulating film 81a is because the remaining third interlayer insulating film insulates and isolates the neighboring capacitors.

전술한 바와 같은 에치백 또는 화학적기계적연마후 강유전체 메모리소자의 제조 과정중 가장 온도가 높은 산화분위기의 열처리 공정인 강유전체막(78a)의 결 정화를 위한 열처리 과정을 수행한다. 이러한 열처리 과정은 통상적으로 강유전체막 증착후 이루어지는 열처리와 후속 회복열처리(recovery anneal)를 한꺼번에 수행하는 열처리를 말한다.After the etchback or chemical mechanical polishing as described above, a heat treatment process for crystallizing the ferroelectric film 78a, which is a heat treatment process of an oxidation atmosphere having the highest temperature, is performed during the manufacturing process of the ferroelectric memory device. Such a heat treatment process generally refers to a heat treatment performed after deposition of the ferroelectric film and subsequent recovery anneal at a time.

예를 들면, 열처리시 온도는 400℃∼800℃이고, 열처리분위기는 O2, N2, Ar, O3, He, Ne, Kr이고, 열처리시간은 10분∼5시간동안 실시하고 열처리장치로는 확산로 또는 급속열처리장치를 이용하거나, 이들 장치를 혼합하여 여러번 수행할 수도 있다.For example, during the heat treatment, the temperature is 400 ° C. to 800 ° C., and the heat treatment atmosphere is O 2 , N 2 , Ar, O 3 , He, Ne, Kr, and the heat treatment time is performed for 10 minutes to 5 hours. May be performed several times by using a diffusion furnace or a rapid heat treatment device, or by mixing these devices.

결국, 강유전체막의 결정화를 위한 열처리를 한번만 수행해도 충분하므로 텅스텐플러그 및 확산배리어막의 산화방지 효과가 크다.As a result, the heat treatment for crystallization of the ferroelectric film is sufficient once, so that the anti-oxidation effect of the tungsten plug and the diffusion barrier film is large.

도 5f에 도시된 바와 같이, 고립절연막(81a) 형성후 드러난 캐패시터 상에 배리어메탈(82)과 금속배선막(83)을 형성한다. 이때, 배리어메탈(82)과 금속배선막(83)의 적층은, arc-TiN/Al/TiN/Ti 적층, arc-TiN/Al/TiN 적층, TaN/Cu/TaN/Ta 적층, TaN/Cu/TaN 적층, WN/W/WN 적층, WN/W/TiN 적층 또는 WN/W/TiN/Ti 적층중에서 선택된다. 이들 배리어메탈(82)과 금속배선막(83)의 적층은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD)을 이용한다. 여기서, 배리어메탈(82)을 삽입하면 상부전극인 제2 백금막(79a)과 금속배선막(83)의 Al이 반응하는 것을 방지한다.As shown in FIG. 5F, the barrier metal 82 and the metal wiring layer 83 are formed on the capacitor exposed after the isolation insulating layer 81a is formed. At this time, the lamination of the barrier metal 82 and the metal wiring film 83 is performed by arc-TiN / Al / TiN / Ti lamination, arc-TiN / Al / TiN lamination, TaN / Cu / TaN / Ta lamination, and TaN / Cu lamination. / TaN lamination, WN / W / WN lamination, WN / W / TiN lamination or WN / W / TiN / Ti lamination. The barrier metal 82 and the metallization film 83 are laminated using chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD). When the barrier metal 82 is inserted, the second platinum film 79a serving as the upper electrode and the Al of the metal wiring film 83 are prevented from reacting.

콘택공정없이 금속배선(83)을 형성하는 이유는, 강유전체막(78a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다. The reason why the metal wiring 83 is formed without the contact process is that it is difficult for the contact to be narrowly opened in order to perform the heat treatment process of the ferroelectric film 78a before the metal wiring process. The wiring process is performed.

도 6은 도 5f의 과정이 이루어진 후의 평면도로서, 금속배선막(83) 공정이 강유전체 캐패시터에 미치는 영향을 최소화하기 위해 금속배선막(83)이 플레이트라인(plate line)을 겸하며, 금속배선막(83)이 콘택없이 강유전체 캐패시터의 상부전극인 제2 백금막(79a)과 연결되고 있다. 그리고, 강유전체 캐패시터는 텅스텐플러그(71a)에 연결된다.FIG. 6 is a plan view after the process of FIG. 5F is performed. In order to minimize the effect of the metallization film 83 process on the ferroelectric capacitor, the metallization film 83 also serves as a plate line. Reference numeral 83 is connected without contact to the second platinum film 79a, which is the upper electrode of the ferroelectric capacitor. The ferroelectric capacitor is connected to the tungsten plug 71a.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 고온 산화 분위기 열처리가 필수적인 강유전체 메모리소자 제조시, 열안정성 및 전기적 특성이 우수하고 재현성이 우수한 고밀도 강유전체 메모리소자를 제조할 수 있는 효과가 있다.The present invention described above has an effect of manufacturing a high-density ferroelectric memory device having excellent thermal stability and electrical characteristics and excellent reproducibility when manufacturing a ferroelectric memory device in which high temperature oxidizing atmosphere heat treatment is essential.

또한, 제조 공정이 매우 단순하기 때문에 강유전체 메모리 소자의 수율을 향상시키고, 비용을 절감할 수 있는 효과가 있다.In addition, since the manufacturing process is very simple, there is an effect of improving the yield of the ferroelectric memory device and reducing the cost.

Claims (19)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film over the semiconductor substrate on which the transistor is formed; 상기 층간절연막을 식각하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택홀을 형성하는 단계;Etching the interlayer insulating layer to form a storage node contact hole reaching a source / drain region of the transistor; 상기 스토리지노드콘택홀에 플러그를 매립시키는 단계;Embedding a plug in the storage node contact hole; 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물을 형성하는 단계;Forming a stacked structure stacked on the interlayer insulating film including the plug in order of a diffusion barrier film, a lower electrode, a ferroelectric film, and an upper electrode; 상기 적층구조물의 상기 상부전극 표면을 노출시키는 평탄면을 갖고 상기 적층구조물의 측면에 접하는 산소확산배리어막과 상기 산소확산배리어막에 접하는 고립절연막을 형성하는 단계; 및Forming an oxygen diffusion barrier film in contact with a side surface of the stack structure and an isolation insulating film in contact with the oxygen diffusion barrier film, the planar surface exposing the surface of the upper electrode of the stacked structure; And 상기 상부전극상에 금속배선을 형성하는 단계Forming a metal wiring on the upper electrode 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a. 제9항에 있어서,The method of claim 9, 상기 산소확산배리어막과 상기 고립절연막을 형성하는 단계는,Forming the oxygen diffusion barrier film and the isolation insulating film, 상기 적층구조물을 포함한 전면에 상기 산소확산배리어막을 증착하는 단계;Depositing the oxygen diffusion barrier film on the entire surface including the stacked structure; 상기 산소확산배리어막상에 상기 고립절연막을 증착하는 단계; 및Depositing the isolation insulating film on the oxygen diffusion barrier film; And 상기 적층구조물의 표면이 드러날때까지 화학적기계적연마 또는 에치백하는 단계Chemical mechanical polishing or etch back until the surface of the laminate is exposed 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a. 제9항에 있어서,The method of claim 9, 상기 산소확산배리어막과 상기 고립절연막을 형성하는 단계는,Forming the oxygen diffusion barrier film and the isolation insulating film, 상기 적층구조물을 포함한 전면에 상기 산소확산배리어막을 증착하는 단계;Depositing the oxygen diffusion barrier film on the entire surface including the stacked structure; 블랭크 에치백을 통해 상기 적층구조물의 측벽에 접하는 스페이서 형태의 상 기 산소확산배리어막을 형성하는 단계;Forming an oxygen diffusion barrier film in the form of a spacer contacting sidewalls of the laminated structure through a blank etch back; 상기 산소확산배리어막이 형성된 전면에 상기 고립절연막을 증착하는 단계; 및Depositing the isolation insulating film on the entire surface where the oxygen diffusion barrier film is formed; And 상기 적층구조물의 표면이 드러날때까지 화학적기계적연마 또는 에치백하는 단계Chemical mechanical polishing or etch back until the surface of the laminate is exposed 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a. 제9항에 있어서,The method of claim 9, 상기 적층구조물을 형성하는 단계는,Forming the laminated structure, 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막을 증착하는 단계;Depositing a diffusion barrier film on the interlayer insulating film including the plug; 상기 확산배리어막상에 하부전극과 강유전체막을 차례로 증착하는 단계;Sequentially depositing a lower electrode and a ferroelectric film on the diffusion barrier film; 상기 강유전체막상에 상부전극을 증착하는 단계;Depositing an upper electrode on the ferroelectric film; 상기 상부전극상에 하드마스크와 감광막의 순서로 적층된 마스크를 형성하는 단계; 및Forming a mask stacked on the upper electrode in the order of a hard mask and a photosensitive film; And 상기 마스크를 식각마스크로 상기 상부전극, 강유전체막, 하부전극, 확산배리어막을 한번에 식각하는 단계Etching the upper electrode, the ferroelectric layer, the lower electrode, and the diffusion barrier layer at one time using the mask as an etching mask. 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a. 제12항에 있어서,The method of claim 12, 상기 확산배리어막을 증착하는 단계는,Depositing the diffusion barrier film, 상기 확산배리어막을 증착한 후, 열처리 또는 플라즈마처리하는 단계를 더 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.And depositing the diffusion barrier layer, followed by heat treatment or plasma treatment. 제12항에 있어서,The method of claim 12, 상기 마스크를 형성하는 단계는,Forming the mask, 상기 상부전극상에 질소가 함유된 제1금속막과 제2금속막의 순서로 적층된 하드마스크를 형성하는 단계; 및Forming a hard mask stacked on the upper electrode in the order of the first metal film and the second metal film containing nitrogen; And 상기 하드마스크상에 감광막을 형성하는 단계Forming a photoresist film on the hard mask 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a. 제14항에 있어서,The method of claim 14, 상기 하드마스크는, 이리듐막/TiN, 루테늄막/TiN, 백금막/TaN 또는 이리듐막/TaN 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.And the hard mask is selected from iridium film / TiN, ruthenium film / TiN, platinum film / TaN, or iridium film / TaN. 제9항 또는 제12항에 있어서,The method of claim 9 or 12, 상기 하부전극은, 제1 이리듐막, 이리듐산화막 및 백금막의 순서로 적층되되, 상기 이리듐산화막과 상기 백금막 사이에 제2 이리듐막 또는 산소가 결핍된 IrO 상이 삽입된 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.The lower electrode may be stacked in the order of the first iridium film, the iridium oxide film, and the platinum film, and a second iridium film or an oxygen-deficient IrO phase may be inserted between the iridium oxide film and the platinum film. Manufacturing method. 제9항에 있어서,The method of claim 9, 상기 고립절연막은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.And said isolation insulating film is selected from silicon oxides sourced from BPSG, PSG, SOG, or TEOS. 제9항에 있어서,The method of claim 9, 상기 산소확산배리어막과 상기 고립절연막을 형성한 후,After the oxygen diffusion barrier film and the isolation insulating film are formed, 상기 강유전체막의 결정화를 위한 열처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that to perform a heat treatment for crystallization of the ferroelectric film. 제9항에 있어서,The method of claim 9, 상기 스토리지노드콘택홀에 플러그를 매립시키는 단계는,The embedding of the plug in the storage node contact hole, 상기 스토리지노드콘택홀을 포함한 전면에 배리어메탈과 텅스텐막을 차례로 증착하는 단계; 및Sequentially depositing a barrier metal and a tungsten film on the entire surface including the storage node contact hole; And 상기 층간절연막의 표면이 드러날때까지 화학적기계적연마하여 상기 스토리지노드콘택홀을 채우는 텅스텐플러그를 형성하는 단계Chemical mechanical polishing until the surface of the interlayer dielectric layer is exposed to form a tungsten plug filling the storage node contact hole 를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.Method of manufacturing a ferroelectric memory device, characterized in that it comprises a.
KR1020020042632A 2002-07-19 2002-07-19 Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same KR100883136B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020042632A KR100883136B1 (en) 2002-07-19 2002-07-19 Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020042632A KR100883136B1 (en) 2002-07-19 2002-07-19 Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20040008897A KR20040008897A (en) 2004-01-31
KR100883136B1 true KR100883136B1 (en) 2009-02-10

Family

ID=37317886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020042632A KR100883136B1 (en) 2002-07-19 2002-07-19 Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same

Country Status (1)

Country Link
KR (1) KR100883136B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672936B1 (en) 2004-07-01 2007-01-24 삼성전자주식회사 Phase changeable memory device and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040642A (en) * 1996-11-29 1998-08-17 김광호 Capacitor manufacturing method of semiconductor memory device
KR20010004296A (en) * 1999-06-28 2001-01-15 김영환 METHOD FOR FORMING FERAM HAVING NbSiN AS BARRIER LAYER
KR20010011157A (en) * 1999-07-26 2001-02-15 윤종용 Triple metal 1t/1c ferroelectric capacitor and method for fabricating thereof
KR20020016337A (en) * 2000-08-25 2002-03-04 윤종용 Method of forming a highly reliable and highly integrated ferroelectric capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040642A (en) * 1996-11-29 1998-08-17 김광호 Capacitor manufacturing method of semiconductor memory device
KR20010004296A (en) * 1999-06-28 2001-01-15 김영환 METHOD FOR FORMING FERAM HAVING NbSiN AS BARRIER LAYER
KR20010011157A (en) * 1999-07-26 2001-02-15 윤종용 Triple metal 1t/1c ferroelectric capacitor and method for fabricating thereof
KR20020016337A (en) * 2000-08-25 2002-03-04 윤종용 Method of forming a highly reliable and highly integrated ferroelectric capacitor

Also Published As

Publication number Publication date
KR20040008897A (en) 2004-01-31

Similar Documents

Publication Publication Date Title
KR100578212B1 (en) Capacitor with merged top electrode plate line structure and method for fabricating the same
KR100449949B1 (en) Method for fabricating capacitor in ferroelectric memory device
JP4467229B2 (en) Manufacturing method of semiconductor device
KR20030023143A (en) Semicinductor devide and fabricating method of the same
KR100399072B1 (en) Method for fabricating ferroelectric memory device
KR100504693B1 (en) Ferroelectric memory device and method for fabricating the same
JP2004087807A (en) Semiconductor device and method for manufacturing the same
KR100883136B1 (en) Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same
KR100846366B1 (en) Ferroelectric Ramdom Access Memory and Method for fabricating the same
KR100418589B1 (en) Method of forming concave type capacitor for ferroelectric memory device
KR100415539B1 (en) Method for fabricating semiconductor device
KR100537203B1 (en) Capacitor in ferroelectric memory device and fabricating method for thereof
KR20040008899A (en) Ferroelectric Random Access Memory and Method for fabricating the same
KR100604668B1 (en) Semiconductor device including concave type capactitor and method for manufacturing the same
KR100470167B1 (en) FeRAM device and method for manufacturing the same
KR100972553B1 (en) Capacitor in ferroelcetric random access memory and method for fabricating the same
KR100463240B1 (en) Method for fabrication of ferroelectric random access memory device
KR100470159B1 (en) Ferroelectric Random Access Memory having Iridium plug and method for fabricating the same
KR100846367B1 (en) Method for fabricating Ferroelectric Random Access Memory
KR100529392B1 (en) Method of manufacturing ferroelectric memory device
KR101015142B1 (en) Capacitor in semiconductor memory device and method for making the same
KR20040008638A (en) Method for fabricating Ferroelectric Random Access Memory with bottom electrode isolated by dielectric
KR20030023142A (en) Method for fabricating semiconductor device
KR20050002032A (en) Method for fabricating ferroelectric random access memory with merged-top electrode-plateline capacitor
KR20050003145A (en) Method for fabricating ferroelectric capacitor with oxygen barrier to prevent oxidation of barrier metal

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee