KR20020016337A - Method of forming a highly reliable and highly integrated ferroelectric capacitor - Google Patents

Method of forming a highly reliable and highly integrated ferroelectric capacitor Download PDF

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KR20020016337A
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Abstract

PURPOSE: A method for fabricating a reliable high-integrated ferroelectric capacitor is provided to prevent a characteristic of a ferroelectric material layer from being deteriorated, by making a reaction barrier layer and a conductive pad completely surround the capacitor. CONSTITUTION: A contact plug(118) penetrates a predetermined portion of an insulation layer formed on a semiconductor substrate(100) having an active region, in contact with the active region. The ferroelectric capacitor is formed on the contact plug and on the insulation layer formed at both sides of the contact plug. The reaction barrier layer(132) is formed on the insulation layer and the capacitor. The reaction barrier layer is patterned to expose a part of an upper electrode. A conductive hydrogen barrier layer is formed on the reaction barrier layer and the exposed upper electrode. The reaction barrier layer and the conductive hydrogen barrier layer are patterned to surround at least the capacitor so that a hydrogen barrier layer conductive pad(136) in contact with the upper electrode is formed.

Description

신뢰성 있는 고집적 강유전체 커패시터 제조 방법{METHOD OF FORMING A HIGHLY RELIABLE AND HIGHLY INTEGRATED FERROELECTRIC CAPACITOR}METHOOD OF FORMING A HIGHLY RELIABLE AND HIGHLY INTEGRATED FERROELECTRIC CAPACITOR}

본 발명은 반도체 장치 제조 방법에 관한 것으로서, 좀 더 구체적으로는 신뢰성 있는 고집적 강유전체 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a highly reliable ferroelectric capacitor and a method of manufacturing the same.

현대의 데이터 처리 시스템에 있어서, 메모리 셀에 저장된 정보에 대한 빠른접근 (access)을 위해서는 수시로(random) 접근이 가능하여야 한다. 반도체 산업에 있어서 메모리 소자는 빠른 동작 속도를 요구하며 이러한 상황으로 인해 강유전체 메모리 소자(ferroelectric random access memory, 이하 FRAM이라 한다)에 대한 연구가 활발히 이루어 졌다. 주지하는 바와 같이, 이러한 FRAM은 불휘발성 특성을 가지고 있는데, 이러한 불휘발성 특성은 커패시터 전극들 사이에 강유전체 물질막을 구비하고 있어서 가능하다. 이러한 강유전막은 서로 다른 두 개의 안정된 분극 상태를 가지는데, 이러한 분극 상태는, 인가된 전압에 대해 분극 상태를 나타내는 그래프에서 잘 알려진 특징적인 히스테레시스(hysteresis) 루프로 나타내어진다.In modern data processing systems, random access must be available for quick access to information stored in memory cells. In the semiconductor industry, memory devices require fast operating speeds. Accordingly, research into ferroelectric random access memory (FRAM) has been actively conducted. As is well known, such FRAMs have non-volatile properties, which are possible because of having a ferroelectric material film between the capacitor electrodes. These ferroelectric films have two different stable polarization states, which are represented by the well-known characteristic hysteresis loop in the graph representing the polarization state with respect to the applied voltage.

상술한 바와 같이 FRAM은, 플래시메모리(flash memory) 같이 불휘발성 특성, 상대적으로 낮은 전압(약 5V이하) 에서의 쓰기(writing)가 가능하며(플래시 메모리의 경우 18-22V), 월등한 동작속도(수십 nsec, 약 40nsec 이하)(플래시 메모리의 경우 수msec), 탁월한 내성(약 1012이상)(플래시 메모리의 경우 약 105-108), 낮은 소비 전력으로(대기 전류가 약 1마이크로암페아 이하) 동작이 가능한 장점을 가지고 있다.As described above, FRAM can be written at a relatively low voltage (about 5V or less), nonvolatile characteristics such as flash memory (18-22V for flash memory), and excellent operating speed. (Several nsec, about 40 nsec or less) (several msec for flash memory), excellent immunity (about 10 12 or more) (about 10 5 -10 8 for flash memory), and low power consumption (standby current of about 1 microarm) Less than a pair)

FRAM은 소자 동작 특성상, 상부 전극에 펄스를 인가하여 데이타를 읽기/쓰기 동작을 하게 되어 있는데, 이를 위해 비아홀을 통한 플레이트 라인이 필요하다. 그러나, 고집적화로 인해 비아홀의 크기가 작아지고 커패시터 상부에 형성되는 절연막의 두께가 두꺼워짐에 따라, 상부전극 크기가 감소하고 이에 따라 비아홀 크기 역시 감소하고, 비아홀 포토 마진이 감소하여 공정이 어려워지게 된다.In FRAM, a pulse is applied to an upper electrode to read / write data, and a plate line through a via hole is required. However, due to the high integration, as the size of the via hole becomes smaller and the thickness of the insulating layer formed on the capacitor becomes thicker, the size of the upper electrode decreases, the via hole size decreases, and the via hole photo margin decreases, making the process difficult. .

또한 커패시터 전극 형성 또는 콘택홀/비아홀 형성 공정에서 건식식각에 따른 양이온에 의한 극성화 (charging)로 인해 강유전체 물질의 특성이 열화된다. 이러한 강유전체 물질의 특성 열화는 고집적 소자 제작을 위한 집적 공정이 진행되면서 누적된다. 따라서 특성 열화를 회복시켜줄 필요가 있다. 이를 위해 열처리 공정을 진행하며, 이는 커패시터 상부전극이 노출된 상태에서 진행된다. 즉 층간절연막을 패터닝 하여 상부전극을 노출시키는 비아홀 형성 후, 식각에 따른 특성 열화를 방지하기 위해 열처리를 진행한다. 그러나, 주지하는 바와 같이, 강유전체 물질은 금속 원소와 산소가 결합된 구조의 산화물이다. 따라서 층간절연막 공정에서 발생하는 수소가 비아홀에 의해 노출된 강유전체 커패시터를 통해 강유전체 물질막으로 침투하고 강유전체 물질막 중의 산소와 결합하게된다. 이에 따라 강유전체 물질막은 산소가 부족하게 되고 상술한 강유전체 물질의 특성이 열화되게 된다. 한편, 이를 방지하기 위해 반응방지막을 형성하고 있으나, 이 경우에도 비아홀은 층간절연막 뿐 아니라 반응방지막을 관통하여 상부전극을 노출시켜야 하기 때문에 노출된 상부전극을 통해 여전히 수소 등의 물질이 강유전체 물질막으로 침투할 수 있다.In addition, the characteristics of the ferroelectric material are deteriorated due to the polarization (charging) by the cation due to dry etching in the capacitor electrode formation or contact hole / via hole formation process. Such deterioration of the characteristics of the ferroelectric material accumulates as the integration process for fabricating highly integrated devices proceeds. Therefore, it is necessary to recover the deterioration of characteristics. To this end, a heat treatment process is performed, which is performed while the capacitor upper electrode is exposed. That is, after forming the via hole exposing the upper electrode by patterning the interlayer insulating film, heat treatment is performed to prevent deterioration of characteristics due to etching. However, as is known, the ferroelectric material is an oxide having a structure in which a metal element and oxygen are bonded. Therefore, hydrogen generated in the interlayer insulating film process penetrates into the ferroelectric material film through the ferroelectric capacitor exposed by the via hole and combines with oxygen in the ferroelectric material film. Accordingly, the ferroelectric material film is deficient in oxygen and deteriorates the characteristics of the above-described ferroelectric material. Meanwhile, in order to prevent this, a reaction prevention film is formed, but even in this case, since the via hole must expose the upper electrode through the reaction prevention film as well as the interlayer insulating film, the material such as hydrogen still remains through the exposed upper electrode. Can penetrate

따라서 본 발명은 상술한 제반 문제점을 해결하기 위한 것으로서, 신뢰성 있는 수소 방지막을 형성하여 신뢰성 있는 고집적 강유전체 커패시터를 형성하는 데 그 목적이 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide a reliable hydrogen barrier film to form a reliable highly integrated ferroelectric capacitor.

본 발명의 다른 목적은 비아홀의 포토 정렬 마진을 향상 시킬 수 있는 강유전체 커패시터 형성 방법을 제공함에 있다.Another object of the present invention is to provide a method of forming a ferroelectric capacitor capable of improving a photo alignment margin of a via hole.

도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 강유전체 커패시터 형성 방법을 공정 순서에 따라 반도체 기판의 단면을 개략적으로 나타내는 도면이다.1 to 11 are diagrams schematically showing a cross section of a semiconductor substrate according to a process sequence of a method of forming a ferroelectric capacitor according to a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 102 : 소자 분리 영역100 semiconductor substrate 102 device isolation region

104, 106 : 게이트 패턴 108a, 108b : 소스/드레인104, 106: Gate patterns 108a, 108b: Source / drain

110, 116, 138 : 층간절연막 114 : 비트라인110, 116, 138: interlayer insulating film 114: bit line

118 : 콘택 플러그 120,122,126,126,128,130 : 커패시터118: contact plug 120,122,126,126,128,130: capacitor

132 : 반응방지막 136 : 도전 패드132: reaction prevention film 136: conductive pad

140 : 비아홀 142 : 금속 배선140: via hole 142: metal wiring

본 발명의 특징은 커패시터 형성 후, 반응방지막을 형성한다. 이후 상부전극의 일부를 노출시키고, 반응방지막 특성 강화 및 비아홀 형성에 따른 손상을 치유하기 위한 열처리를 진행한다. 그리고 나서, 후속 층간절연막의 수소가 침투하는 것을 방지하기 위해 수소 방지막으로 산화-내열성 도전막이 형성된다. 이때, 상기 반응방지막 및 수소 방지막을 패터닝함으로써, 상기 커패시터 상부전극과 전기적으로 접촉하는 도전성 패드가 형성된다. 상기 도전성 패드로 인해, 후속 층간절연막 공정에서 수소의 확산을 방지할 수 있는 동시에 금속 배선 형성을 위한 비아홀 형성의 포토 마진도 향상시킬 수 있는 효과가 있다.A feature of the present invention is to form a reaction prevention film after capacitor formation. After that, a part of the upper electrode is exposed, and heat treatment is performed to reinforce the anti-reaction film properties and to heal the damage caused by the formation of the via hole. Then, an oxidation-heat resistant conductive film is formed as a hydrogen barrier film to prevent hydrogen from penetrating into the subsequent interlayer insulating film. At this time, by forming the reaction prevention film and the hydrogen prevention film, a conductive pad in electrical contact with the upper electrode of the capacitor is formed. Due to the conductive pad, it is possible to prevent diffusion of hydrogen in a subsequent interlayer insulating film process and to improve photo margin of via hole formation for forming metal wirings.

좀 더 구체적으로 상술한 본 발명의 목적을 달성하기 위한 본 발명의 바람직한 공정 구성에 따른 강유전체 커패시터 형성 방법은, 활성영역을 가지는 반도체 기판 상에 형성된 일 절연막의 소정 부분을 관통하여 상기 활성영역과 접촉하는 콘택플러그를 형성하는 단계와, 상기 콘택플러그 및 그 양측의 상기 일 절연막 상에 강유전체 커패시터를 형성하는 단계와, 상기 일 절연막 및 상기 커패시터 상에 반응방지막을 형성하는 단계와, 상기 반응방지막을 패터닝하여 상기 상부전극의 일부를 노출시키는 단계와, 상기 반응방지막 및 상기 노출된 상부전극 상에 도전성 수소 방지막을 형성하는 단계와, 그리고 적어도 상기 커패시터를 감싸도록 상기 반응방지막 및 도전성 수소 방지막을 패터닝하여 상기 상부전극과 접촉하는 수소 방지막 도전 패드를 형성하는 단계를 포함하여 이루어 진다.More specifically, the method of forming a ferroelectric capacitor according to a preferred process configuration of the present invention for achieving the object of the present invention, the contact with the active region through a predetermined portion of the insulating film formed on a semiconductor substrate having an active region Forming a contact plug, forming a ferroelectric capacitor on the contact plug and the one insulating film on both sides thereof, forming a reaction prevention film on the one insulating film and the capacitor, and patterning the reaction prevention film. Exposing a portion of the upper electrode, forming a conductive hydrogen barrier layer on the reaction prevention layer and the exposed upper electrode, and patterning the reaction prevention layer and the conductive hydrogen barrier layer at least to surround the capacitor. Type a hydrogen barrier conductive pad in contact with the upper electrode It is achieved by including the step of.

바람직한 실시예에 있어서, 상기 상부전극의 일부를 노출시킨 후, 상기 반응방지막의 특성을 강화하는 동시에, 상부전극 노출에 따른 손상을 치유하기 위해 산소 분위기에서 열처리를 수행한다. 산소 분위기로 인해 강유전체 물질막의 산소 결핍을 보충할 수 있다.In a preferred embodiment, after exposing a portion of the upper electrode, heat treatment is performed in an oxygen atmosphere to enhance the properties of the reaction prevention film and to cure damage caused by the exposure of the upper electrode. The oxygen atmosphere can compensate for the oxygen deficiency of the ferroelectric material film.

바람직한 실시예에 있어서, 상기 도전 패드가 형성된 결과물 상에 다른 절연막을 형성하는 단계와, 상기 다른 절연막을 패터닝 하여 상기 도전 패드를 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀 패터닝에 따른 손상을 치유하기 위해 산소 분위기에서 열처리를 수행하는 단계와, 그리고, 상기 노출된 도전 패드에 접촉하도록 상기 다른 절연막 상에 금속 배선을 형성하는 단계를 더 포함한다. 이때, 상기 도전 패드는 상기 다른 절연막에 존재하는 수소의 침투를 방지하는 한편 비아홀 형성의 포토 마진을 증가시킨다.In another preferred embodiment, forming another insulating layer on a resultant product on which the conductive pad is formed, forming another via layer to expose the conductive pad by patterning the other insulating layer, and healing damage caused by the via hole patterning. And performing heat treatment in an oxygen atmosphere, and forming metal wirings on the other insulating layer to contact the exposed conductive pads. In this case, the conductive pad prevents penetration of hydrogen present in the other insulating layer and increases photo margin of via hole formation.

상술한 방법에 있어서, 상기 내열-산화성 도전물질은 이리듐, 루세늄, 이산화 이리듐, 이산화 루세늄 및 이들의 조합 중 어느 하나로 형성된다.In the above-described method, the heat-resistant oxidic conductive material is formed of any one of iridium, ruthenium, iridium dioxide, ruthenium dioxide, and a combination thereof.

바람직한 실시예에 있어서, 상기 커패시터를 형성하는 단계는, 상기 콘택플러그 및 그 양측의 상기 일 절연막 상에 접착강화막, 산화 방지막, 강유전체 물질막, 상부전극막을 차례로 형성하는 단계와 상기 콘택플러그와 전기적으로 접촉하도록 상기 차례로 형성된 막질을 패터닝 하는 단계를 포함하여 이루어 진다. 이때, 상기 접착강화막은 티타늄, 코발트 및 티타늄 질화막 중 어느 하나이고, 상기 산화 방지막은 이리듐, 루세늄 중 어느 하나이다.In the preferred embodiment, the forming of the capacitor may include sequentially forming an adhesion reinforcing film, an anti-oxidation film, a ferroelectric material film, and an upper electrode film on the contact plug and the one insulating film on both sides thereof, and electrically contacting the contact plug. Patterning the membrane formed in turn so as to contact. In this case, the adhesion reinforcing film is any one of titanium, cobalt and titanium nitride film, the antioxidant film is any one of iridium, ruthenium.

상술한 본 발명의 바람직한 공정 구성에 따르면, 2회에 걸친 강유전체 물질막에 대한 손상 치유 열처리 공정이 진행되기 때문에 더욱 더 신뢰성 있는 강유전전체 물질막을 형성할 수 있다. 이에 더하여 두 번째 형성되는 수소 방지막 도전 패드로 인해, 후속 비아홀 공정에서 포도 정렬 마진이 증가하는 하여 고집적 강유전체 커패시터 형성 공정에 특히 적합하다. 수소 방지막 도전 패드는 또한 손상 치유 열처리시 상부 전극을 통해 층간절연막 내의 수소가 침투하는 것을 방지한다. 또한 첫 번째로 형성되는 반응방지막은 손상 치유 열처리시 동시에 그 막질 특성이 향상된다.According to the preferred process configuration of the present invention described above, since the damage healing heat treatment process for the ferroelectric material film is performed twice, a more reliable ferroelectric material film can be formed. In addition, due to the second hydrogen barrier film conductive pad being formed, the grape alignment margin increases in the subsequent via hole process, making it particularly suitable for the process of forming a highly integrated ferroelectric capacitor. The hydrogen barrier film conductive pad also prevents the penetration of hydrogen in the interlayer insulating film through the upper electrode during the damage healing heat treatment. In addition, the first reaction prevention film is formed at the same time when the damage healing heat treatment, the film quality is improved.

본 발명은 또한 상술한 본 발명의 목적 달성에 바람직한 강유전체 커패시터 구조를 제공한다. 강유전체 커패시터는, 일 층간절연막 상에 형성된, 하부전극, 강유전체 물질막 및 상부전극으로 이루어진 강유전체 커패시터, 상기 강유전체 커패시터 상부전극의 가장자리에서 연장하여 측면부 및 상기 일 층간절연막의 일부에 까지 형성된 스페이서 형태의 반응방지막 그리고, 상기 반응방지막에 의해 노출된 상부전극 표면 및 상기 반응방지막 상에 형성된 도전 패드를 포함한다.The present invention also provides a ferroelectric capacitor structure suitable for achieving the above object of the present invention. The ferroelectric capacitor is a ferroelectric capacitor including a lower electrode, a ferroelectric material film and an upper electrode formed on one interlayer insulating film, and a spacer-type reaction extending from an edge of the upper electrode of the ferroelectric capacitor to a side portion and a part of the interlayer insulating film. And a conductive pad formed on the upper electrode surface exposed by the reaction prevention film and the reaction prevention film.

상기 강유전체 커패시터는 상기 도전 패드 및 상기 일 층간절연막 상에 형성된 다른 층간절연막 그리고, 상기 다른 층간절연막의 소정 부분 뚫고 상기 도전 패드의 일부를 노출시키는 비아홀을 통해 상기 도전 패드와 전기적으로 연결되도록 상기 다른 층간절연막 및 비아홀 내에 형성된 금속 배선을 더 포함한다.The ferroelectric capacitor may be electrically connected to the conductive pad through the conductive pad and another interlayer insulating layer formed on the interlayer insulating layer, and via holes through a predetermined portion of the other interlayer insulating layer to expose a portion of the conductive pad. A metal wiring formed in the insulating film and the via hole is further included.

또한 상기 커패시터 하부전극 하부에 또 다른 절연막을 더 포함하고, 커패시터 하부전극은 상기 또 다른 절연막의 소정 부분을 관통해서 반도체 기판의 활성영역에 전기적으로 접촉하는 콘택 플러그에 전기적으로 접촉한다.The semiconductor device may further include another insulating layer under the capacitor lower electrode, and the capacitor lower electrode may be in electrical contact with a contact plug that penetrates a predetermined portion of the another insulating layer to electrically contact an active region of the semiconductor substrate.

이하에서는 첨부된 도면을 중심으로 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명은 강유전체 커패시터 및 그 형성 방법에 관련된 것으로서, 반도체 제조 공정에 통상적인 방법으로 형성되는 소자 분리 영역, 트랜지스터, 비트라인, 각종 절연막에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention relates to a ferroelectric capacitor and a method of forming the same, and detailed descriptions of device isolation regions, transistors, bit lines, and various insulating films formed by methods common to semiconductor manufacturing processes will be omitted.

도 1은 본 발명의 바람직한 실시예에 따라 이미 트랜지스터가 형성된 반도체 기판을 개략적으로 보여주는 단면도로서 단지 반도체 웨이퍼의 일부만을 도시하고 있다. 공정 단계를 살펴보면, 먼저 반도체 기판(100)이 준비된다. 상기 반도체 기판은 통상적인 실리콘 기판이다. 잘 알려진 방법으로 소자 분리 영역(102)이 상기 반도체 기판(100)의 소정 영역에 형성된다. 상기 소자 분리 영역(102)으로 둘러싸인 반도체 기판을 활성영역이라 하면, 후속 공정에서 전기적 연결이 형성되는 곳이다. 따라서 상기 소자 분리 영역(102)은 절연물질로 형성되며, 잘 알려진 방법으로 국부적 실리콘 산화 방법(Local oxidation of silicon), 트렌치 격리 방법(trench isolation) 등이 있으며, 어느 방법에 의하던지 반도체 기판의 소정 영역(즉 활성영역)을 전기적으로 격리 시키면 된다.1 is a cross-sectional view schematically showing a semiconductor substrate in which a transistor is already formed according to a preferred embodiment of the present invention, showing only a part of the semiconductor wafer. Looking at the process step, first, the semiconductor substrate 100 is prepared. The semiconductor substrate is a conventional silicon substrate. In a well known manner, an isolation region 102 is formed in a predetermined region of the semiconductor substrate 100. When the semiconductor substrate surrounded by the device isolation region 102 is called an active region, an electrical connection is formed in a subsequent process. Accordingly, the device isolation region 102 is formed of an insulating material, and a well-known method includes a local oxidation of silicon, a trench isolation method, and the like. The area (ie the active area) can be electrically isolated.

소자 분리 영역(102)이 형성된 후, 트랜지스터 형성 공정이 수행된다. 상기 반도체 기판(100)과의 전기적 절연을 위한 게이트 산화막이 형성된다. 다음 게이트 전극막이 형성되고, 상기 게이트 산화막 및 게이트 전극막이 패터닝되어 게이트 전극(106) 및 게이트 산화막(104)으로 이루어진 게이트 패턴이 형성된다. 비록 도시하지는 않았지만, 상기 게이트 전극막 상에 보호막으로서 캡핑막이 더 형성될 수 있다. 게이트 패턴을 형성한 후, 이온주입공정이 수행되어 불순물 확산 영역인 소스/드레인 영역(108a,108b)이 게이트 패턴 양측의 활성영역에 형성된다. 다음 비록 도시하지는 않았지만, 게이트 패턴 양측에 게이트 절연막 스페이서가 형성된다. 여기서, 소스/드레인 영역(108a,108b) 사이의 활성영역, 즉 상기 게이트 패턴 하부의 활성영역은 채널 영역(참조번호 미표시)이 된다. 이로서, 소스/드레인 영역(108a,108b), 보호막 및 스페이서를 포함하여 게이트 패턴(102,104), 및 채널 영역이 트랜지스터를 구성하게 된다.After the device isolation region 102 is formed, a transistor forming process is performed. A gate oxide film is formed for electrical insulation from the semiconductor substrate 100. Next, a gate electrode film is formed, and the gate oxide film and the gate electrode film are patterned to form a gate pattern composed of the gate electrode 106 and the gate oxide film 104. Although not shown, a capping film may be further formed on the gate electrode film as a protective film. After forming the gate pattern, an ion implantation process is performed to form source / drain regions 108a and 108b, which are impurity diffusion regions, in the active regions on both sides of the gate pattern. Next, although not shown, gate insulating film spacers are formed on both sides of the gate pattern. Here, the active region between the source / drain regions 108a and 108b, that is, the active region under the gate pattern, becomes a channel region (not shown). As a result, the gate patterns 102 and 104 including the source / drain regions 108a and 108b, the passivation layer and the spacer, and the channel region constitute a transistor.

다음 도 2를 참조하면, 상기 트랜지스터가 형성된 반도체 기판(100) 상에 제1층간절연막(110)이 형성된다. 상기 제1층간절연막(110)은 통상적으로 화학기상증착법(CVD법)에 의한 산화막으로 형성된다. 다음으로 강유전체 메모리 소자의 데이터 라인인 비트라인 형성 공정이 수행된다. 먼저 소정의 소스/드레인 영역(108a)을 노출시키도록 상기 제1층간절연막(110)이 패터닝되어 비트라인과의 전기적 연결을 위한 콘택홀이 형성된다. 도전물질이 상기 콘택홀을 채우도록 상기 제1층간절연막(108) 상에 증착된다. 이후, 증착된 도전물질이 평탄화 식각되어 비트라인 콘택플러그(112)가 형성된다. 다음 다시 도전물질이 상기 콘택플러그(112) 및 상기 제1층간절연막(110) 상에 형성되고 패터닝되어 상기 소정의 소스/드레인 영역(108a)에 상기 콘택플러그(112)를 통해 전기적으로 연결되는 비트라인이 형성된다. 도면에는 비록 콘택플러그가 형성되는 것을 도시하고 있으나, 콘택홀을 채우도록 도전물질을 형성한 후 곧 바로 패터닝하여 비트라인을 형성할 수도 있다. 또한 비록 도시되지는 않았지만, 비트라인을 보호하는 절연막이 더 형성될 수 있다.Next, referring to FIG. 2, a first interlayer insulating film 110 is formed on the semiconductor substrate 100 on which the transistor is formed. The first interlayer insulating film 110 is typically formed of an oxide film by chemical vapor deposition (CVD). Next, a bit line forming process, which is a data line of the ferroelectric memory device, is performed. First, the first interlayer insulating layer 110 is patterned to expose a predetermined source / drain region 108a to form a contact hole for electrical connection with a bit line. A conductive material is deposited on the first interlayer insulating film 108 to fill the contact hole. Thereafter, the deposited conductive material is flattened and etched to form the bit line contact plug 112. Next, a conductive material is formed on the contact plug 112 and the first interlayer insulating layer 110, and is patterned to electrically connect the contact plug 112 to the predetermined source / drain region 108a through the contact plug 112. A line is formed. Although the drawing shows that the contact plug is formed, the bit line may be formed by immediately patterning the conductive material to fill the contact hole. Although not shown, an insulating film for protecting the bit line may be further formed.

도 3을 참조하면, 비트라인(114)을 형성한 후, 상기 제1층간절연막(110) 및 비트라인(114) 상에 제2층간절연막(116)이 형성된다. 상기 제2층간절연막(116)은 통상적으로 CVD 방법에 의한 산화막으로 형성된다. 다음은 후속공정으로 형성되는 강유전체 커패시터와 트랜지스터의 전기적 연결을 위한 콘택플러그 형성공정이다. 먼저 상기 트랜지스터의 소정의 소스/드레인(108b)을 노출시키도록 상기 제2 및 제1층간절연막(116,110)을 패터닝하여 콘택홀을 형성한다. 상기 콘택홀을 완전히 채우도록 도전물질, 예를 들면, 폴리실리콘이 증착된다. 그리고 나서 평탄화공정이 수행되어 콘택플러그(118)가 완성된다.Referring to FIG. 3, after the bit line 114 is formed, a second interlayer insulating film 116 is formed on the first interlayer insulating film 110 and the bit line 114. The second interlayer insulating film 116 is typically formed of an oxide film by a CVD method. The following is a process of forming a contact plug for electrical connection between a ferroelectric capacitor and a transistor formed in a subsequent process. First, contact holes are formed by patterning the second and first interlayer insulating films 116 and 110 to expose a predetermined source / drain 108b of the transistor. A conductive material, such as polysilicon, is deposited to completely fill the contact hole. Then, the planarization process is performed to complete the contact plug 118.

이후 공정이 강유전체 커패시터 형성 공정이다. 접착강화막(120), 도전성 산화방지막(122), 하부전극막(124)이 차례로 형성된다. 이후, 강유전체 물질막(126)이 상기 하부전극막(124) 상에 형성되고 강유전체 특성을 나타내기 위해 열처리 공정을 진행한다. 이후 상부전극(128,130)이 형성된다. 구체적으로 상기 접착강화막(120)은 하부의 제2층간절연막(116)과 후속공정으로 증착되는 막질과의 접착특성을 강화하기 위해서 그리고 또한 콘택플러그(118) 상부와의 옴성 접촉(ohmic contact)을 위해서 증착된다. 상기 접착강화막(120)은 예를 들어 티타늄, 티타늄 질화막, 코발트 등으로 형성된다. 상기 도전성 산화방지막(122)은 예를 들어 스퍼터링 방법을 이용하여 이리듐(Ir)으로 형성된다. 또한 로듐 또는 루세늄으로 형성될 수 있다. 상기 도전성 산화방지막(122)은, 후속 열처리 공정 등에서 상기 접착강화막(120)의 상부표면을 통한 산소의 확산을 방지함으로써, 산화를 방지하여 접착강화막(120)의 전기적 특성 열화를 방지한다.The subsequent process is a ferroelectric capacitor formation process. The adhesion reinforcing film 120, the conductive antioxidant film 122, and the lower electrode film 124 are sequentially formed. Thereafter, a ferroelectric material film 126 is formed on the lower electrode film 124 and undergoes a heat treatment process to exhibit ferroelectric properties. Thereafter, upper electrodes 128 and 130 are formed. Specifically, the adhesion reinforcing film 120 is used to enhance the adhesive property between the lower second interlayer insulating film 116 and the film deposited in a subsequent process, and also the ohmic contact with the top of the contact plug 118. Is deposited for. The adhesion reinforcing film 120 is formed of, for example, titanium, titanium nitride film, cobalt or the like. The conductive antioxidant film 122 is formed of iridium (Ir) using, for example, a sputtering method. It may also be formed of rhodium or ruthenium. The conductive antioxidant film 122 prevents the diffusion of oxygen through the upper surface of the adhesive reinforcing film 120 in a subsequent heat treatment process, thereby preventing oxidation to prevent deterioration of electrical characteristics of the adhesive reinforcing film 120.

상기 하부전극막(124)은 비록 도면에는 단일층으로 나타나 있지만, 도전성 산화막 전극 및 금속 전극이 차례로 적층되어 형성되는 것이 바람직하다. 산화막 전극으로는 이산화 이리듐, 이산화 루세늄 등이 있으며, 금속 전극으로는 예를 들어 백금이 바람직하다. 백금 전극은 그 상부 표면에 형성되는 강유전체 물질막의 결정화에 유리한 격자구조를 제공하여 보다 안정적인 강유전체 물질막 형성에 도움을 준다.Although the lower electrode film 124 is shown as a single layer in the drawing, it is preferable that the conductive oxide film and the metal electrode are sequentially stacked. Iridium dioxide, ruthenium dioxide, etc. are mentioned as an oxide film electrode, For example, platinum is preferable as a metal electrode. The platinum electrode provides a lattice structure that is advantageous for the crystallization of the ferroelectric material film formed on the upper surface thereof, thereby helping to form a more stable ferroelectric material film.

상기 강유전체 물질막은 먼저 전구물질이 솔-젤 방법에 의해 비정질 형태로 증착된다. 예를 들면, PZT막이 증착된다. 그리고 나서, 상기 PZT막이 강유전체 물질 특성을 나타내게 하기 위한 결정화 열처리가 수행되어 특유의 성질을 가지는 강유전체 물질막(126)이 완성된다.In the ferroelectric material film, precursors are first deposited in an amorphous form by a sol-gel method. For example, a PZT film is deposited. Then, a crystallization heat treatment is performed to cause the PZT film to exhibit ferroelectric material properties, thereby completing a ferroelectric material film 126 having unique properties.

상부전극(128,130)은 하부전극과 동일하게 산화막 전극(128) 및 금속 전극(130)으로 형성되는 것이 바람직하다. 금속전극(130)으로 예를 들면, 이리늄, 루세늄, 백금 전극 등이 사용될 수 있으며, 산화막 전극으로 이들 금속 전극의 산화물 전극이 사용될 수 있다. 또한 이들 전극의 단일 전극이 사용될 수 도 있으며, 산화막 전극과 금속 전극의 순서가 바뀔 수도 있다.The upper electrodes 128 and 130 are preferably formed of the oxide electrode 128 and the metal electrode 130 in the same manner as the lower electrode. For example, irinium, ruthenium, platinum electrodes, and the like may be used as the metal electrode 130, and oxide electrodes of these metal electrodes may be used as the oxide film electrodes. In addition, a single electrode of these electrodes may be used, and the order of the oxide electrode and the metal electrode may be changed.

다음, 상기 커패시터 형성을 위해 적층된 막질들이 패터닝되어 도 5에 도시된 바와 같이 커패시터가 형성된다. 이후 식각에 따른 손상 예를 들면, 플라즈마 식각으로 인한 극성화(charging phenomenon)를 치유하기 위한 열처리가 진행된다.Next, the film layers stacked for forming the capacitor are patterned to form a capacitor as shown in FIG. 5. Thereafter, heat treatment is performed to heal the damage caused by etching, for example, a charging phenomenon due to plasma etching.

다음, 도 6을 참조하면, 상기 커패시터 특히 가유전체 물질막(126)이 이물질과 반응하는 것을 방지하기 위한 반응방지막(132)이 상기 커패시터를 완전히 감싸도록 상기 제2층간절연막(116) 상에 형성된다. 상기 반응방지막은 커패시터 및 이를 둘러싸는 외부 환경 사이의 물질 이동을 방지하여 강유전체 물질막이 외부 이물질과 반응하는 것을 방지하여 그 특성이 열화되는 것을 방지한다.Next, referring to FIG. 6, a reaction prevention layer 132 for preventing the capacitor, in particular, the dielectric material layer 126, from reacting with a foreign substance is formed on the second interlayer insulating layer 116 so as to completely surround the capacitor. do. The anti-reaction film prevents material movement between the capacitor and the external environment surrounding the ferroelectric material film to prevent the ferroelectric material film from reacting with the external foreign matter to prevent its properties from deteriorating.

다음 공정으로, 상기 반응방지막(134)을 패터닝 하여 상기 상부전극(132)의 일부를 노출시킨다(참조번호 134). 이후 반응방지막 패터닝에 따른 손상 치유하는 동시에 반응방지막의 특성강화를 위한 열처리가 진행된다. 상기 열처리는 산소 분위기에서 진행되는 것이 바람직하다. 이는 강유전체 물질막의 산소 결핍을 보충할 수도 있기 때문이다. 여기서 상기 상부전극의 일부를 노출시키는 이유는 후술하는 바와 같이 도전 패드를 형성하기 위함이다.In the next step, the reaction prevention layer 134 is patterned to expose a portion of the upper electrode 132 (reference numeral 134). Thereafter, the heat treatment is performed to strengthen the properties of the anti-reaction film while healing damage caused by the anti-reaction film patterning. The heat treatment is preferably carried out in an oxygen atmosphere. This is because the oxygen deficiency of the ferroelectric material film may be compensated for. The reason for exposing a part of the upper electrode is to form a conductive pad as described later.

다음 도 8을 참조하면, 노출된 상부전극(134) 및 반응방지막(130) 상에 수소 방지막(136)이 형성된다. 상기 수소 방지막(136)은 후속 층간절연막내의 수소가 열처리 공증 등에서 상부전극을 통해 또는 커패시터 측면부를 통해 강유전체 물질막으로 침투하는 것을 방지하기 위함이다. 따라서 본 발명에 따르면, 반응방지막(132) 및 수소 방지막(136)이 커패시터 강유전체 물질막을 보호하는 막질로 작용한다. 또한 후술 하겠지만, 상기 수소 방지막(136)은 후속 비아홀 형성 공정을 위한 포토 공정의 정렬 마진(align margin)을 향상시킨다. 상기 수소 방지막(136)은 내열성, 내산화성 도전물질, 또는 도전성 산화물로 형성된다. 예를 들어, 내열성.내산화성 도전물질로는 이리듐, 루세늄 등이 있으며, 도전성 산화물로서는 이리듐 산화막, 루세늄 산화막 등이 있다. 또한 이들의 조합을 사용한 다층막으로 형성할 수도 있다.Next, referring to FIG. 8, a hydrogen barrier layer 136 is formed on the exposed upper electrode 134 and the reaction barrier layer 130. The hydrogen barrier layer 136 is for preventing hydrogen in the subsequent interlayer dielectric layer from penetrating into the ferroelectric material film through the upper electrode or through the capacitor side portion in the heat treatment notarization. Therefore, according to the present invention, the reaction prevention film 132 and the hydrogen prevention film 136 serve as a film to protect the capacitor ferroelectric material film. In addition, as will be described later, the hydrogen barrier layer 136 improves the alignment margin of the photo process for the subsequent via hole forming process. The hydrogen barrier layer 136 is formed of a heat resistant, oxidation resistant conductive material, or conductive oxide. For example, heat resistant and oxidation resistant conductive materials include iridium, ruthenium, and the like, and conductive oxides include an iridium oxide film and a ruthenium oxide film. It is also possible to form a multilayer film using a combination of these.

다음, 도 9에 나타난 바와 같이 상기 수소 방지막(136) 및 반응방지막(134)을 차례로 패터닝 한다. 이로 인해 상기 상부전극과 전기적으로 접촉하는 도전 패드(136)가 형성된다. 이때, 셀 단위로 커패시터가 분리된다. 상기 도전 패드(136)는 상부전극의 크기 보다 상대적으로 큰 면적을 가지며 이로 인해 후속 비아홀 형성 공정에서 포토 정렬 마진이 현저히 향상된다. 이로 인해 고집적화에 따른 상부전극 면적 감소에 따른 비아홀 오절렬 문제를 피할 수 있다.Next, as shown in FIG. 9, the hydrogen barrier layer 136 and the reaction barrier layer 134 are patterned in sequence. As a result, a conductive pad 136 is formed in electrical contact with the upper electrode. At this time, the capacitor is separated in units of cells. The conductive pad 136 has a larger area than the size of the upper electrode, thereby significantly improving the photo alignment margin in the subsequent via hole forming process. As a result, the via hole misalignment caused by the reduction of the upper electrode area due to the high integration can be avoided.

다음 도 10을 참조하면, 상기 도전 패드(136)가 형성된 결과물 상에 제3층간절연막(138)이 형성된다. 상기 제3층간절연막(138)은 CVD 산화막으로 형성된다. 후속 공정은 비아홀 형성공정으로 상기 제3층간절연막(138)을 패터닝 하여 상기 도전 패드(136)를 노출시키는 비아홀(140)을 형성한다. 다음 비아홀 패터닝에 따른 식각 손상을 치유하기 위한 열처리가 바람직하게 산소 분위기에서 진행된다. 이때, 본원발명에 따르면, 커패시터 측면부는 상기 반응방지막(132) 및 도전 패드(136)에 의해 보호되며 그 상부는 도전 패드(136)에 의해 보호되기 때문에 수소 침투를 효과 적으로 방지할 수 있다.Next, referring to FIG. 10, a third interlayer insulating film 138 is formed on the resultant product on which the conductive pad 136 is formed. The third interlayer insulating film 138 is formed of a CVD oxide film. Subsequently, the third interlayer insulating layer 138 is patterned to form a via hole 140 exposing the conductive pad 136 through a via hole forming process. Next, a heat treatment for healing the etching damage due to the via hole patterning is preferably performed in an oxygen atmosphere. At this time, according to the present invention, since the capacitor side portion is protected by the reaction prevention film 132 and the conductive pad 136 and the upper portion is protected by the conductive pad 136, it is possible to effectively prevent hydrogen infiltration.

다음 도 11을 참조하면, 상기 비아홀(140) 및 상기 제3층간절연막(138) 상에 금속 배선을 위한 도전물질이 형성되고 패터닝되어 금속 배선(142)이 형성된다.Next, referring to FIG. 11, a conductive material for metal wiring is formed and patterned on the via hole 140 and the third interlayer insulating layer 138 to form a metal wiring 142.

도 11에 따르면, 본원 발명에 따른 강유전체 커패시터는 반응방지막(132) 및 수소 방지막 도전 패드(136)를 포함한다. 상기 도전 패드(136)를 통해 금속 배선(142)과 상부전극(130)이 전기적으로 연결된다. 구체적으로 상기 반응방지막(132)은 상기 커패시터 상부 가장자리에서 연장하여 그 측면부 및 상기일 층간절연막 일부에 까지 스페이서 형태로 형성되어 있으며, 상부전극 일부를 노출시키고 있다. 상기 반응방지막(132)에 의해 노출된 커패시터 상부 전극과 접촉하면서 상기 반응방지막 상에 도전 패드(136)가 형성되어 있다. 결과적으로 본원발명에 따르면, 커패시터는 그 보호막으로서 측면부에는 반응방지막(132) 및 도전 패드(136)가 있으며, 상부 가장자리에는 반응방지막 및 도전 패드가 그리고 가장자리를 제외한 부분에는 도전 패드가 있다. 따라서 효과적으로 커패시터 강유전체 물질막의 특성 열화를 방지할 수 있다. 또한 도시된 바와 같이 상부전극의 면적에 비해 도전 패드의 면적이 상대적으로 더 넓다. 따라서 후속 비아홀 공정의 포토 정렬 마진이 증가하게 되어 비아홀의 오정렬을 방지할 수 있다.Referring to FIG. 11, the ferroelectric capacitor according to the present invention includes a reaction prevention film 132 and a hydrogen prevention film conductive pad 136. The metal wire 142 and the upper electrode 130 are electrically connected through the conductive pad 136. Specifically, the reaction prevention film 132 extends from the upper edge of the capacitor and is formed in the form of a spacer to the side portion and a part of the interlayer insulating film, and exposes a portion of the upper electrode. A conductive pad 136 is formed on the reaction prevention layer while contacting the capacitor upper electrode exposed by the reaction prevention layer 132. As a result, according to the present invention, the capacitor has a protective film 132 and a conductive pad 136 on its side, and a protective pad and a conductive pad on its upper edge, and a conductive pad on its portion except the edge. Therefore, it is possible to effectively prevent deterioration of the characteristics of the capacitor ferroelectric material film. Also, as shown, the area of the conductive pad is relatively larger than that of the upper electrode. As a result, the photo alignment margin of the subsequent via hole process is increased to prevent misalignment of the via hole.

바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.Although the present invention has been described with reference to preferred embodiments, the scope of the present invention is not limited thereto. Rather, various modifications and similar arrangements are included. Therefore, the true scope and spirit of the claims of the present invention should be interpreted broadly to encompass such modifications and similar arrangements.

상술한 바와 같이 본 발명에 따르면, 커패시터를 보호하기 위해 반응방지막 및 도전 패드가 커패시터를 완전히 감싸도록 형성된다.As described above, according to the present invention, in order to protect the capacitor, the reaction prevention film and the conductive pad are formed to completely surround the capacitor.

이때, 상기 도전 패드는 상부전극과 전기적으로 접촉하도록 반응방지막 상에 형성되며, 이로 인해 고집적화에 따른 비아홀 형성의 포토 정렬 마진을 향상시킬 수 있는 효과가 있다.In this case, the conductive pad is formed on the reaction prevention film so as to be in electrical contact with the upper electrode, thereby improving the photo alignment margin of via hole formation due to high integration.

또한 상기 도전 패드는 층간절연막 내의 수소가 상부전극을 통해 강유전체물질막으로 침투하는 것을 방지하고, 커패시터 측면부에서는 반응방지막 및 도전 패드가 물질 침투를 방지하여, 강유전체 물질막의 특성 열화를 방지한다.In addition, the conductive pad prevents hydrogen in the interlayer insulating film from penetrating into the ferroelectric material film through the upper electrode, and at the capacitor side, the reaction prevention film and the conductive pad prevent the material from penetrating, thereby preventing deterioration of characteristics of the ferroelectric material film.

Claims (10)

강유전체 커패시터 형성 방법에 있어서,In the method of forming a ferroelectric capacitor, 활성영역을 가지는 반도체 기판 상에 형성된 일 절연막의 소정 부분을 관통하여 상기 활성영역과 접촉하는 콘택플러그를 형성하는 단계;Forming a contact plug penetrating a predetermined portion of an insulating film formed on a semiconductor substrate having an active region and contacting the active region; 상기 콘택플러그 및 그 양측의 상기 일 절연막 상에 강유전체 커패시터를 형성하는 단계;Forming a ferroelectric capacitor on the contact plug and the one insulating film on both sides thereof; 상기 일 절연막 및 상기 커패시터 상에 반응방지막을 형성하는 단계;Forming a reaction prevention film on the one insulating film and the capacitor; 상기 반응방지막을 패터닝하여 상기 상부전극의 일부를 노출시키는 단계;Patterning the reaction prevention layer to expose a portion of the upper electrode; 상기 반응방지막 및 상기 노출된 상부전극 상에 도전성 수소 방지막을 형성하는 단계; 그리고,Forming a conductive hydrogen barrier on the reaction barrier and the exposed upper electrode; And, 적어도 상기 커패시터를 감싸도록 상기 반응방지막 및 도전성 수소 방지막을 패터닝하여 상기 상부전극과 접촉하는 수소 방지막 도전 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.And patterning the reaction prevention film and the conductive hydrogen prevention film so as to surround at least the capacitor, thereby forming a hydrogen barrier film conductive pad in contact with the upper electrode. 제 1 항에 있어서,The method of claim 1, 상기 상부전극의 일부를 노출시킨 후, 상기 반응방지막의 특성을 강화하는 동시에, 반응방지막 패터닝에 따른 손상을 치유하기 위해 산소 분위기에서 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.After exposing a portion of the upper electrode, further enhancing the properties of the anti-reaction film, and performing heat treatment in an oxygen atmosphere to heal damage caused by the anti-reaction film patterning. How to form a capacitor. 제 1 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 도전 패드가 형성된 결과물 상에 다른 절연막을 형성하는 단계;Forming another insulating film on a resultant product on which the conductive pad is formed; 상기 다른 절연막을 패터닝 하여 상기 도전 패드를 노출시키는 비아홀을 형성하는 단계;Patterning the another insulating film to form a via hole exposing the conductive pad; 상기 비아홀 패터닝에 따른 손상을 치유하기 위해 산소 분위기에서 열처리를 수행하는 단계; 그리고,Performing heat treatment in an oxygen atmosphere to heal damage caused by the via hole patterning; And, 상기 노출된 도전 패드에 접촉하도록 상기 다른 절연막 상에 금속 배선을 형성하는 단계를 더 포함하며,Forming metal wires on the other insulating layer to contact the exposed conductive pads; 이때 상기 도전 패드는 상기 다른 절연막에 존재하는 수소의 침투를 방지하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.In this case, the conductive pad is a method of forming a ferroelectric capacitor of a semiconductor device, characterized in that to prevent the penetration of hydrogen present in the other insulating film. 제 1 항에 있어서, 도전 패드는 이리듐, 루세늄, 이산화 이리듐, 이산화 루세늄 및 이들의 조합 중 어느 하나인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.The method of claim 1, wherein the conductive pad is any one of iridium, ruthenium, iridium dioxide, ruthenium dioxide, and a combination thereof. 제 1 항에 있어서,The method of claim 1, 상기 커패시터를 형성하는 단계는,Forming the capacitor, 상기 콘택플러그 및 그 양측의 상기 일 절연막 상에 접착강화막, 산화 방지막, 강유전체 물질막, 상부전극막을 차례로 형성하는 단계; 그리고,Sequentially forming an adhesion strengthening film, an anti-oxidation film, a ferroelectric material film, and an upper electrode film on the contact plug and the one insulating film on both sides thereof; And, 상기 콘택플러그와 전기적으로 접촉하도록 상기 차례로 형성된 막질을 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.And patterning the film quality formed in order so as to be in electrical contact with the contact plug. 제 5 항에 있어서,The method of claim 5, 상기 접착강화막은 티타늄, 코발트 및 티타늄 질화막 중 어느 하나이고, 상기 산화 방지막은 이리듐, 로듐, 루세늄 중 어느 하나인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.The adhesion reinforcing film is any one of titanium, cobalt and titanium nitride film, and the anti-oxidation film is any one of iridium, rhodium, ruthenium. 제 1 항에 있어서,The method of claim 1, 상기 반응방지막은 티타늄 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.The reaction prevention film is a method of forming a ferroelectric capacitor of a semiconductor device, characterized in that the titanium oxide film or aluminum oxide film. 강유전체 커패시터에 있어서,In ferroelectric capacitors, 일 층간절연막 상에 형성된, 하부전극, 강유전체 물질막 및 상부전극으로 이루어진 강유전체 커패시터;A ferroelectric capacitor formed on the interlayer insulating film, the ferroelectric capacitor comprising a lower electrode, a ferroelectric material film, and an upper electrode; 상기 강유전체 커패시터 상부전극의 가장자리에서 연장하여 측면부 및 상기 일 층간절연막 일부에 까지 스페이서 형태로 형성된 반응방지막; 그리고,A reaction prevention film extending from an edge of the upper electrode of the ferroelectric capacitor to a side portion and a part of the interlayer insulating film in a spacer form; And, 상기 반응방지막에 의해 노출된 상부전극 표면 및 상기 반응방지막 상에 형성된 도전 패드를 포함하는 것을 특징으로 하는 강유전체 커패시터.And a conductive pad formed on the upper electrode surface exposed by the reaction prevention film and the reaction prevention film. 제 8 항에 있어서,The method of claim 8, 상기 도전 패드 및 상기 일 층간절연막 상에 형성된 다른 층간절연막; 그리고,Another interlayer insulating film formed on the conductive pad and the one interlayer insulating film; And, 상기 다른 층간절연막의 소정 부분 뚫고 상기 도전 패드의 일부를 노출시키는 비아홀을 통해 상기 도전 패드와 전기적으로 연결되도록 상기 다른 층간절연막 및 비아홀 내에 형성된 금속 배선을 더 포함하는 강유전체 커패시터.And a metal wiring formed in the other interlayer insulating film and the via hole to be electrically connected to the conductive pad through a via hole through a predetermined portion of the other interlayer insulating film and exposing a portion of the conductive pad. 제 9 항 또는 제 10 항에 있어서,The method according to claim 9 or 10, 상기 도전 패드는 이리듐, 루세늄, 이산화 이리듐, 이산화 루세늄 및 이들의 조합 중 어느 하나인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.The conductive pad is any one of iridium, ruthenium, iridium dioxide, ruthenium dioxide, and a combination thereof.
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