KR100450684B1 - Ferroelectric memory device using via etch-stop layer and method for manufacturing the same - Google Patents
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Abstract
강유전체 메모리 소자 및 그 제조방법을 개시한다. 본 발명에 따른 강유전체 메모리 소자는 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들을 포함하는데, 상기 강유전체 커패시터들의 상면은 상기 강유전체 커패시터들 사이를 덮는 층간절연막에 의해 노출되고, 이 층간절연막 상에만 비아식각저지막(via etch-stop layer) 패턴이 개재된다. 복수개의 플레이트 라인들이 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된다. 본 발명에 따르면, 셀마다 플레이트 라인 연결을 위한 비아홀을 형성하지 않아도 되므로 더욱 고집적화하는 것이 가능하며, 개재된 비아식각저지막 패턴에 의해 그 하부의 층간절연막이 보호되므로 커패시터 특성 열화를 방지할 수 있다.A ferroelectric memory device and a method of manufacturing the same are disclosed. A ferroelectric memory device according to the present invention includes a plurality of ferroelectric capacitors arranged two-dimensionally along a row direction and a column direction on a lower interlayer insulating film, and an upper surface of the ferroelectric capacitors is formed on an interlayer insulating film covering between the ferroelectric capacitors. Is exposed and a via etch-stop layer pattern is interposed only on this interlayer insulating film. A plurality of plate lines are arranged to electrically connect with the ferroelectric capacitors arranged on at least two adjacent rows, and to contact the via etch stop pattern between the ferroelectric capacitors. According to the present invention, since it is not necessary to form a via hole for connecting a plate line in each cell, it is possible to further increase integration, and the interlayer insulating film under the protection is prevented by a via etch stop layer pattern interposed therebetween to prevent deterioration of capacitor characteristics. .
Description
본 발명은 반도체 소자에 관한 것으로, 특히 강유전체 커패시터(ferroelectric capacitor)를 포함하는 강유전체 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a ferroelectric memory device including a ferroelectric capacitor and a method of manufacturing the same.
최근 들어 강유전체막을 이용한 강유전체 메모리 소자가 차세대 메모리로 주목받고 있다. 강유전체 메모리 소자에서는 인가하는 전기장의 방향에 따라 분극 방향을 조절함으로써 신호를 입력하고, 전기장을 제거하였을 때 남아 있는 잔류분극(remnant polarization)의 방향에 따라 디지털 신호 1과 0을 저장하게 되는 원리를 이용한다. 이와 같은 강유전체 메모리 소자는 뛰어난 내구성(endurance), 수십 nsec의 빠른 속도, 5 V 이하의 낮은 구동전압, 그리고 낮은 소비전력 등을 특성으로 한다. 하지만, 이렇게 뛰어난 특성을 갖고 있더라도 메모리 제품으로써 충분히 활용되기 위해서는 더욱 고집적화가 이루어져야 한다.Recently, ferroelectric memory devices using ferroelectric films have attracted attention as next generation memories. In the ferroelectric memory device, the signal is input by adjusting the polarization direction according to the direction of the applied electric field, and the digital signals 1 and 0 are stored according to the direction of the residual polarization remaining when the electric field is removed. . Such ferroelectric memory devices are characterized by excellent endurance, high speed of several tens of nsec, low driving voltage of less than 5 V, and low power consumption. However, even with such excellent characteristics, higher integration must be achieved in order to be fully utilized as a memory product.
강유전체 메모리 소자의 고집적화를 위해서는 1T/1C(1-트랜지스터와 1-강유전체 커패시터) 셀 구조의 실현, 강유전체 커패시터의 소형화 기술, 다층배선 공정의 개발뿐만 아니라 내열성(hot temperature retention), 디램(DRAM)/에스램(SRAM)에 필적할 만한 기입/독출 내구성 등의 신뢰성 확보가 필수적이다.For high integration of ferroelectric memory devices, realization of 1T / 1C (1-transistor and 1-ferroelectric capacitor) cell structures, miniaturization of ferroelectric capacitors, development of multilayer wiring processes, as well as hot temperature retention, DRAM / It is essential to secure reliability such as write / read durability that is comparable to SRAM.
그 중에서도 특히 강유전체 커패시터의 소형화 기술은 고집적화가 진행됨에 따라 가장 중요하고도 복잡한 기술이 된다. 이는 고집적화가 진행되면서 현격하게 줄어든 강유전체 커패시터 영역에 따른 강유전성의 변화 정도가 아직 충분히 검증되지 않았고, 줄어든 커패시터에 대해 후속 공정이 더욱 어려워졌기 때문이다. 그리고, 강유전체 메모리 소자의 고유 특성상, 셀마다 비아홀(via hole)을 형성하여플레이트 라인(plate line)에 연결해야 하기 때문이기도 하다. 각 셀마다 비아홀을 형성하는 종래의 제조방법은 0.25 ㎛ 디자인 룰(design rule) 이하의 커패시터 영역에서는 불가능하게 된다.Among them, the miniaturization technology of ferroelectric capacitors becomes the most important and complicated technology as high integration proceeds. This is because the degree of change in ferroelectricity due to the drastically reduced ferroelectric capacitor region has not been fully verified and the subsequent process becomes more difficult for the reduced capacitor. In addition, the inherent characteristics of the ferroelectric memory device require via holes to be formed in each cell to be connected to a plate line. The conventional manufacturing method for forming via holes in each cell becomes impossible in the capacitor region of 0.25 탆 or less.
따라서, 작아진 커패시터에서 플레이트 라인과의 연결을 위한 비아홀의 새로운 형성기술이 필요하다. 그러나, 이 기술은 커패시터에 데미지(damage)를 주지 않는 기술이어야만 할 것이다. 데미지는 통상 식각 공정에서 사용하는 식각용 케미컬(가스나 용액)에 의해 발생할 수 있는데, 이것에 의하여 잔류분극 특성이 열화되거나 그 분포가 나빠지는 문제, 즉 커패시터가 열화되는 문제가 발생하기 때문이다. 특히 각각의 커패시터에서의 잔류분극이 불균일해지면 강유전체 메모리 소자의 센싱 마진(sensing margin)이 감소되는 불량이 발생할 수 있다. 이는 강유전체 메모리 소자의 처리 방식이 참조 셀(reference cell)의 커패시터와 메모리 셀의 커패시터의 잔류분극 값을 서로 비교하여 그 차이를 인식하는 방식인 점에 기인한다.Thus, there is a need for a new formation technique of via holes for connection with plate lines in smaller capacitors. However, this technique should be a technique that does not damage capacitors. Damage may be caused by an etching chemical (gas or solution) normally used in an etching process, because this causes a problem of deterioration of residual polarization characteristics or a bad distribution thereof, that is, a problem of deterioration of a capacitor. In particular, if the residual polarization of each capacitor becomes uneven, a defect may occur in which a sensing margin of the ferroelectric memory device is reduced. This is due to the fact that the ferroelectric memory device is processed by comparing the residual polarization values of the capacitor of the reference cell and the capacitor of the memory cell with each other and recognizing the difference.
본 발명이 이루고자 하는 기술적 과제는, 플레이트 라인과 강유전체 커패시터간의 연결 구조를 개선함으로써 더욱 고집적화할 수 있는 강유전체 메모리 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a ferroelectric memory device that can be more highly integrated by improving a connection structure between a plate line and a ferroelectric capacitor.
본 발명이 이루고자 하는 다른 기술적 과제는, 더욱 고집적화된 강유전체 메모리 소자를 제조하는 데에 있어서 커패시터 특성의 열화 문제 없이 비아홀을 형성하는 방법을 포함하는 강유전체 메모리 소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a ferroelectric memory device including a method of forming a via hole without deterioration of capacitor characteristics in manufacturing a more highly integrated ferroelectric memory device.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.1 to 9 are cross-sectional views for describing a ferroelectric memory device and a method of manufacturing the same according to an embodiment of the present invention.
도 10 내지 도 15는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.10 to 15 are cross-sectional views for describing a ferroelectric memory device and a method of manufacturing the same according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
20 : 제 1 하부 층간절연막, 35 : 제 2 하부 층간절연막,20: first lower interlayer insulating film, 35: second lower interlayer insulating film,
60 : 강유전체 커패시터, 70 : 층간절연막,60: ferroelectric capacitor, 70: interlayer insulating film,
80a, 180a : 비아식각저지막 패턴, 90 : 캡슐화 장벽막,80a, 180a: via etch stop film pattern, 90: encapsulation barrier film,
95, 195 : 제 1 상부 층간절연막, 105a : 스트래핑 라인,95, 195: first upper interlayer insulating film, 105a: strapping line,
110, 210 : 제 2 상부 층간절연막, 115, 215 : 슬릿형 공통 비아홀,110, 210: second upper interlayer insulating film, 115, 215: slit type common via hole,
120, 220 : 플레이트 라인120, 220: plate line
상기 기술적 과제를 달성하기 위한 본 발명에 따른 강유전체 메모리 소자는 복수개의 강유전체 커패시터들을 포함한다. 상기 강유전체 커패시터들은 반도체 기판 상에 형성된 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 상기 강유전체 커패시터들의 상면은 상기 강유전체 커패시터들 사이를 덮는 층간절연막에 의해 노출된다. 이 층간절연막 상에만 비아식각저지막(via etch-stop layer) 패턴이 개재된다. 그리고, 상기 비아식각저지막 패턴 상에는 상부 층간절연막이 형성된다. 복수개의 플레이트 라인들이 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된다.A ferroelectric memory device according to the present invention for achieving the above technical problem includes a plurality of ferroelectric capacitors. The ferroelectric capacitors are two-dimensionally arranged in a row direction and a column direction on a lower interlayer insulating film formed on a semiconductor substrate. Top surfaces of the ferroelectric capacitors are exposed by an interlayer dielectric layer covering the ferroelectric capacitors. Only a via etch-stop layer pattern is interposed on this interlayer insulating film. In addition, an upper interlayer insulating layer is formed on the via etch stop layer pattern. A plurality of plate lines are arranged to electrically connect with the ferroelectric capacitors arranged on at least two adjacent rows, and to contact the via etch stop pattern between the ferroelectric capacitors.
상기 비아식각저지막 패턴은 상기 층간절연막 및 상부 층간절연막과 식각선택비가 다른 물질로 이루어진 것이 바람직한데, 예를 들어, 상기 층간절연막과 상부 층간절연막이 산화막으로 이루어진 경우 상기 비아식각저지막 패턴은 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 이루어진다.The via etching stop layer pattern may be formed of a material having a different etching selectivity from the interlayer insulating layer and the upper interlayer insulating layer. For example, when the interlayer insulating layer and the upper interlayer insulating layer are formed of an oxide layer, the via etching stop layer pattern may include titanium. An oxide film TiO 2 , an aluminum oxide film Al 2 O 3 , a silicon nitride film Si 3 N 4 , or a silicon oxynitride film SiON.
상기 비아식각저지막 패턴 상에는 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)이 피복될 수 있다. 이와 같은 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 실리콘 질화막 또는 세륨 산화막(CeO2)으로 이루어질 수 있다.An encapsulated barrier layer may be coated on the via etch stop layer pattern to prevent hydrogen penetration. The encapsulation barrier film may be formed of an aluminum oxide film, a titanium oxide film, a zirconium oxide film (ZrO 2 ), a tantalum oxide film (Ta 2 O 5 ), a silicon nitride film, or a cerium oxide film (CeO 2 ).
한편, 상기 강유전체 커패시터들은 각각 차례로 적층된 하부전극, 강유전체막 패턴 및 상부전극을 포함하고, 상기 플레이트 라인은 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉할 수 있다. 이 때, 상기 플레이트 라인들은 상기 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉하는 공통 플레이트 라인들일 수 있다.The ferroelectric capacitors may include a lower electrode, a ferroelectric layer pattern, and an upper electrode, which are sequentially stacked, and the plate line may directly contact the upper electrodes arranged on at least two adjacent rows. In this case, the plate lines may be common plate lines in direct contact with the upper electrodes arranged on at least two rows adjacent to each other through a slit type common via hole passing through the upper interlayer insulating layer.
본 발명에 따른 다른 강유전체 메모리 소자는, 반도체 기판 상에 형성된 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들을 포함하는데, 상기 강유전체 커패시터들 사이에는 층간절연막이 상기 강유전체 커패시터와 동일한 높이로 채워져 상기 강유전체 커패시터들의 상면을 노출시키고 있다. 이 층간절연막 상에는 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서 상기 층간절연막을 노출시키도록 형성된 비아식각저지막 패턴이 개재된다. 상기 비아식각저지막 패턴 상에 상부 층간절연막이 형성되어 있으며, 상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하도록 복수개의 플레이트 라인들이 배치된다.Another ferroelectric memory device according to the present invention includes a plurality of ferroelectric capacitors arranged two-dimensionally along a row direction and a column direction on a lower interlayer insulating film formed on a semiconductor substrate, and an interlayer insulating film is formed between the ferroelectric capacitors. Filled with the same height as the ferroelectric capacitor to expose the top surface of the ferroelectric capacitors. On this interlayer insulating film is interposed a via etch stop layer pattern formed to expose the interlayer insulating film between the ferroelectric capacitors arranged on at least two adjacent rows. An upper interlayer insulating layer is formed on the via etch stop layer pattern, and a plurality of plate lines are arranged to electrically connect with the ferroelectric capacitors arranged on at least two adjacent rows.
이 경우에, 수소 침투를 방지하는 캡슐화 장벽막은 상기 강유전체 커패시터들과 상기 층간절연막 사이 또는 상기 상부 층간절연막 내부에 더 개재되어 있을 수 있다.In this case, an encapsulation barrier film that prevents hydrogen penetration may be further interposed between the ferroelectric capacitors and the interlayer insulating film or inside the upper interlayer insulating film.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 강유전체 메모리 소자의 제조방법은 반도체 기판 상에 하부 층간절연막을 형성하는 단계를 포함한다.상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성한다. 상기 강유전체 커패시터들을 덮는 층간절연막 및 비아식각저지막을 순차적으로 형성한 다음, 상기 강유전체 커패시터들의 상면을 노출시키는 셀비아홀이 형성되도록 상기 비아식각저지막 및 층간절연막을 패터닝한다. 이어서, 상기 셀비아홀을 완전히 매립하는 제 1 상부 층간절연막을 형성한 후, 상기 제 1 상부 층간절연막 상에 스트래핑 라인(strapping line)들을 형성한다. 상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성하고, 상기 패터닝된 비아식각저지막을 식각종료점으로 하여 상기 제 2 및 제 1 상부 층간절연막을 식각한 후 도전층을 증착한다. 이것에 의해, 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 패터닝된 비아식각저지막에 접하도록 배치된 복수개의 플레이트 라인들이 형성된다.According to another aspect of the present invention, a method of manufacturing a ferroelectric memory device includes forming a lower interlayer insulating film on a semiconductor substrate. Two-dimensionally in a row direction and a column direction on the lower interlayer insulating film. A plurality of ferroelectric capacitors are formed. The interlayer insulating film and the via etch stop layer covering the ferroelectric capacitors are sequentially formed, and the via etch stop layer and the interlayer insulating film are patterned to form a cell via hole exposing the top surfaces of the ferroelectric capacitors. Subsequently, after forming a first upper interlayer insulating layer which completely fills the selvia hole, strapping lines are formed on the first upper interlayer insulating layer. A second upper interlayer insulating film is formed to completely cover the strapping lines. The second and first upper interlayer insulating films are etched using the patterned via etch stop layer as an end point, and then a conductive layer is deposited. As a result, a plurality of plate lines are formed that are electrically connected to the ferroelectric capacitors arranged on at least two adjacent rows and are in contact with the patterned via etch stop layer between the ferroelectric capacitors.
상기 비아식각저지막은 상기 층간절연막, 제 1 및 제 2 상부 층간절연막과 식각선택비가 다른 물질로 사용하여 형성하는 것이 바람직하다. 상기 층간절연막, 제 1 및 제 2 상부 층간절연막은 산화막으로 형성하고, 상기 비아식각저지막은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.The via etch stop layer may be formed using a material having an etch selectivity different from that of the interlayer insulating layer and the first and second upper interlayer insulating layers. The interlayer insulating layer and the first and second upper interlayer insulating layers may be formed of an oxide film, and the via etch stop layer may be formed of a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film.
상기 강유전체 커패시터들을 형성하는 단계는, 상기 하부 층간절연막 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성하는 단계, 및 상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 연속적으로 패터닝하여, 하부전극, 강유전체막 패턴 및 상부전극이 차례로 적층된 복수개의 강유전체 커패시터들을 형성하는 단계를 포함할 수 있다.The forming of the ferroelectric capacitors may include sequentially forming a lower electrode film, a ferroelectric film, and an upper electrode film on the lower interlayer insulating film, and continuously patterning the upper electrode film, the ferroelectric film, and the lower electrode film. The method may include forming a plurality of ferroelectric capacitors in which an electrode, a ferroelectric layer pattern, and an upper electrode are sequentially stacked.
상기 플레이트 라인들은 상기 제 1 및 제 2 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 직접적으로 접촉하는 공통 플레이트 라인들로 형성하는 것이 바람직하다.The plate lines may be formed of common plate lines that directly contact the ferroelectric capacitors arranged on at least two adjacent rows through slit-type common via holes penetrating the first and second upper interlayer insulating layers. desirable.
본 발명에 따른 다른 강유전체 메모리 소자의 제조방법에서는, 반도체 기판 상에 하부 층간절연막을 형성한 다음, 상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성하고 나서, 상기 강유전체 커패시터들을 덮는 층간절연막을 형성한다. 이어서, 상기 강유전체 커패시터들의 상면이 노출될 때까지 평탄화시킨 후, 상기 층간절연막을 포함하는 반도체 기판의 전면에 비아식각저지막을 형성한다. 그 위에 제 1 상부 층간절연막을 형성한 다음 스트래핑 라인들을 형성하고 나서, 상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성한다. 상기 비아식각저지막을 식각종료점으로 하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서 상기 제 2 상부 층간절연막 및 제 1 상부 층간절연막을 선택적으로 식각함으로써 슬릿형 공통 비아홀을 형성한다. 상기 제 2 상부 층간절연막, 제 1 상부 층간절연막 및 층간절연막을 식각하지 않으면서 상기 슬릿형 공통 비아홀 안의 비아식각저지막을 식각하여 상기 강유전체 커패시터들의 상면을 노출시키고 난 후, 상기 슬릿형 공통 비아홀 안에 도전층을 증착함으로써, 상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 층간절연막에 접하도록 배치된 복수개의 플레이트 라인들을 형성하게 된다.In another method of manufacturing a ferroelectric memory device according to the present invention, after forming a lower interlayer insulating film on a semiconductor substrate, and then forming a plurality of ferroelectric capacitors two-dimensionally along a row direction and a column direction on the lower interlayer insulating film And forming an interlayer insulating film covering the ferroelectric capacitors. Subsequently, after the planarization is performed until the upper surfaces of the ferroelectric capacitors are exposed, a via etch stop layer is formed on the entire surface of the semiconductor substrate including the interlayer insulating layer. A first upper interlayer insulating film is formed thereon, and then strapping lines are formed, followed by forming a second upper interlayer insulating film completely covering the strapping lines. A slit type common via hole is formed by selectively etching the second upper interlayer insulating layer and the first upper interlayer insulating layer between the ferroelectric capacitors arranged on at least two adjacent rows with the via etch stop layer as an etch end point. . After etching the via etch stop layer in the slit common via hole without etching the second upper interlayer insulating film, the first upper interlayer insulating film, and the interlayer insulating film, the upper surface of the ferroelectric capacitors is exposed, and then conductive is formed in the slit common via hole. By depositing a layer, a plurality of plate lines are formed which are electrically connected to the ferroelectric capacitors arranged on the at least two adjacent rows, and are arranged in contact with the interlayer insulating film between the ferroelectric capacitors.
본 발명에 따르면, 슬릿형 공통 비아홀을 통하여 플레이트 라인과 강유전체 커패시터를 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 집적화 제한 요인을 제거한다. 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다.According to the present invention, since the plate line and the ferroelectric capacitor are connected through the slit-type common via hole, the integration limitation factor of forming a via hole for connecting the plate line in each cell is eliminated. When the slit type common via hole is formed, the via etch stop film is used as the etching end point, so that the interlayer insulating film beneath it is not damaged. Accordingly, the conventional problem in which the etching chemical penetrates into the capacitor dielectric layer and degrades the capacitor characteristics can be solved.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.
(제 1 실시예)(First embodiment)
도 9는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 단면도이다. 본발명의 실시예에 따르면 셀 트랜지스터들이 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열되는데, 도 9는 각 셀 트랜지스터의 게이트 연장 방향을 행 방향으로 볼 때, 그와 직교하는 열 방향으로 자른 단면이다.9 is a cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention. According to an embodiment of the present invention, cell transistors are arranged two-dimensionally along a row direction and a column direction on a semiconductor substrate. Cross section cut in the direction.
도 9를 참조하면, 소자분리가 마쳐진 반도체 기판(10) 상에 복수개의 셀 트랜지스터들이 형성되어 있다. 하나의 셀 트랜지스터는 게이트(15)와 그 양측의 소스/드레인 영역(17, 18)으로 구성된다. 각 소스/드레인 영역(17, 18) 상에는 콘택패드(25)가 형성된다. 비트라인(30)은 제 1 하부 층간절연막(20)을 관통하여 콘택패드(25)에 의해 셀 트랜지스터들의 드레인 영역(18)에 전기적으로 연결된다. 그 상부에 제 2 하부 층간절연막(35)이 배치되고, 제 2 및 제 1 하부 층간절연막(35, 20)을 관통하여 콘택플러그(40)들이 형성되어 있다. 콘택플러그(40)들은 콘택패드(25)들에 의해 셀 트랜지스터들의 소스 영역(17)들에 전기적으로 연결된다. 콘택패드(25)들은 비트라인(30) 및 콘택플러그(40) 형성을 위한 각각의 콘택홀의 종횡비가 커질 경우를 고려하여 형성하는 것으로, 생략되는 경우도 있다.Referring to FIG. 9, a plurality of cell transistors are formed on a semiconductor substrate 10 where device isolation is completed. One cell transistor is composed of a gate 15 and source / drain regions 17 and 18 on both sides thereof. Contact pads 25 are formed on each source / drain region 17, 18. The bit line 30 penetrates through the first lower interlayer insulating layer 20 and is electrically connected to the drain region 18 of the cell transistors by the contact pad 25. The second lower interlayer insulating layer 35 is disposed thereon, and contact plugs 40 are formed through the second and first lower interlayer insulating layers 35 and 20. The contact plugs 40 are electrically connected to the source regions 17 of the cell transistors by the contact pads 25. The contact pads 25 are formed in consideration of the case where the aspect ratio of each contact hole for forming the bit line 30 and the contact plug 40 is increased, and may be omitted.
콘택플러그(40)들 위에는 강유전체 커패시터(60)들이 형성된다. 셀 트랜지스터들이 2차원적으로 배열되기 때문에 콘택플러그(40)들도 2차원적으로 배열되고, 결과적으로 강유전체 커패시터(60)들도 2차원적으로 배열된다.Ferroelectric capacitors 60 are formed on the contact plugs 40. Since the cell transistors are two-dimensionally arranged, the contact plugs 40 are also two-dimensionally arranged, and as a result, the ferroelectric capacitors 60 are also two-dimensionally arranged.
강유전체 커패시터(60)들의 각각은 차례로 적층된 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)을 포함한다. 하부전극(45)은 콘택플러그(40) 위에 위치하므로, 콘택플러그(40)를 통하여 소스 영역(17)과 전기적으로 접속된다. 하부전극(45)은 접착막, 하부 확산방지막, 하부 금속산화막 및 하부 금속막의 다중막으로 구성될 수 있고, 그 총 두께는 1000 내지 3000Å 정도로 할 수 있다. 하부 확산방지막은 산소 확산 방지를 위해서 형성하는 것으로, 예컨대 TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi와 같은 고융점 금속, 또는 그 실리사이드 또는 그 질화물을 사용하여 형성할 수 있다. 강유전체막 패턴(50)은 Pb(Zr,Ti)O3막, SrBi2Ta2O9막 또는 SrBi(Ta,Nb)2O9막으로 이루어질 수 있다. 그 밖에도 SrTiO3, BaTiO3, (Ba,Sr)TiO3, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12막으로 이루어져도 좋다. 상부전극(55)은 상부 금속산화막 및 상부 확산방지막의 이중막으로 구성될 수 있으며, 상부전극(55)의 총 두께도 1000 내지 3000Å 정도로 할 수 있다. 상부 및 하부전극(55, 45)을 구성하는 물질로는 Pt, Ir, Ru, Rh, Os, Pd 등의 금속이 사용된다. 따라서, 이러한 금속의 산화물 예컨대 IrO2, RhO2, 또는 RuO2등도 사용될 수 있다.Each of the ferroelectric capacitors 60 includes a lower electrode 45, a ferroelectric film pattern 50, and an upper electrode 55 that are sequentially stacked. Since the lower electrode 45 is positioned on the contact plug 40, the lower electrode 45 is electrically connected to the source region 17 through the contact plug 40. The lower electrode 45 may be composed of a multilayer of an adhesive film, a lower diffusion barrier film, a lower metal oxide film, and a lower metal film, and may have a total thickness of about 1000 to 3000 m 3. The lower diffusion barrier layer is formed to prevent oxygen diffusion, and for example, a high melting point metal such as TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi, or silicide thereof or nitride thereof Can be used. The ferroelectric film pattern 50 may be formed of a Pb (Zr, Ti) O 3 film, an SrBi 2 Ta 2 O 9 film, or an SrBi (Ta, Nb) 2 O 9 film. In addition, it may consist of SrTiO 3 , BaTiO 3 , (Ba, Sr) TiO 3 , (Pb, La) (Zr, Ti) O 3 , and Bi 4 Ti 3 O 12 . The upper electrode 55 may be formed of a double layer of an upper metal oxide film and an upper diffusion barrier, and the total thickness of the upper electrode 55 may also be about 1000 to 3000 mm 3. Metals such as Pt, Ir, Ru, Rh, Os, and Pd are used as materials for forming the upper and lower electrodes 55 and 45. Therefore, oxides of such metals such as IrO 2 , RhO 2 , RuO 2 and the like can also be used.
강유전체 커패시터(60)들의 각 상부전극(55)은 강유전체 커패시터(60)들 사이를 덮는 층간절연막(70)에 의해 노출된다. 이 층간절연막(70) 상에만 비아식각저지막 패턴(80a)이 개재된다. 이 비아식각저지막 패턴(80a) 상에는 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer, 90)이 피복된다. 캡슐화 장벽막(90)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 또는 세륨 산화막과 같은 금속산화막일 수 있다.Each upper electrode 55 of the ferroelectric capacitors 60 is exposed by an interlayer insulating film 70 covering between the ferroelectric capacitors 60. The via etch stop film pattern 80a is interposed only on the interlayer insulating film 70. An encapsulated barrier layer 90 is coated on the via etch stop layer pattern 80a to prevent hydrogen penetration. The encapsulation barrier film 90 may be a metal oxide film such as an aluminum oxide film, a titanium oxide film, a zirconium oxide film, a tantalum oxide film, a silicon nitride film, or a cerium oxide film.
이와 같은 캡슐화 장벽막(90)은 강유전체막 패턴(50) 내부로 공정 중에 발생하거나 캐리어 가스에 포함되어 있는 수소원자들이 침투되는 것을 방지할 수 있다.강유전체막 패턴(50) 내에 수소원자들이 침투되면, 강유전체막 패턴(50)의 신뢰성이 저하된다. 침투된 수소원자들은 강유전체막 패턴(50) 내의 산소 원자들과 반응하여 산소 공공(oxygen vacancy)을 생성한다. 이러한 산소 공공은 강유전체의 분극특성(polarization characteristic)을 저하시킨다. 그 결과, 강유전체 메모리 소자의 오동작(malfunction)을 유발시킨다.The encapsulation barrier film 90 may prevent the hydrogen atoms generated during the process or contained in the carrier gas from penetrating into the ferroelectric film pattern 50. If hydrogen atoms penetrate into the ferroelectric film pattern 50, The reliability of the ferroelectric film pattern 50 is lowered. Infiltrated hydrogen atoms react with oxygen atoms in the ferroelectric film pattern 50 to generate oxygen vacancy. Such oxygen vacancies lower the polarization characteristic of the ferroelectric. As a result, a malfunction of the ferroelectric memory element is caused.
또한, 수소원자들이 강유전체막 패턴(50)과 상부 및 하부전극(55, 45) 사이의 계면에 포획되면, 이들 사이의 에너지 장벽(energy barrier)이 낮아진다. 따라서, 강유전체 커패시터의 누설전류 특성이 저하된다. 결론적으로, 캡슐화 장벽막(90)은 강유전체 커패시터(60)의 특성 및 신뢰성을 향상시킨다.In addition, when hydrogen atoms are captured at the interface between the ferroelectric film pattern 50 and the upper and lower electrodes 55 and 45, an energy barrier between them is lowered. Therefore, the leakage current characteristic of the ferroelectric capacitor is reduced. In conclusion, the encapsulation barrier film 90 improves the characteristics and reliability of the ferroelectric capacitor 60.
비아식각저지막 패턴(80a)은 상부 층간절연막에 의해 덮여진다. 상부 층간절연막은 차례로 적층된 제 1 상부 층간절연막(95)과 제 2 상부 층간절연막(110)을 포함한다. 비아식각저지막 패턴(80a)과 층간절연막(70) 및 상부 층간절연막(95, 110)은 서로 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 예를 들어, 층간절연막(70) 과 상부 층간절연막(95, 110)이 산화막으로 이루어진 경우, 비아식각저지막 패턴(80a)은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 이루어진다. 제 1 및 제 2 상부 층간절연막(95, 110) 사이에는 복수개의 제 1 배선인 스트래핑 라인(strapping line; 105a)들이 개재된다.The via etch stop film pattern 80a is covered by an upper interlayer insulating film. The upper interlayer insulating film includes a first upper interlayer insulating film 95 and a second upper interlayer insulating film 110 that are sequentially stacked. The via etch stop layer pattern 80a, the interlayer insulating layer 70, and the upper interlayer insulating layers 95 and 110 may be formed of materials having different etching selectivities. For example, when the interlayer insulating film 70 and the upper interlayer insulating films 95 and 110 are formed of an oxide film, the via etch stop film pattern 80a is formed of a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film. A plurality of strapping lines 105a, which are first wirings, may be interposed between the first and second upper interlayer insulating layers 95 and 110.
복수개의 제 2 배선인 플레이트 라인(120)들이 제 1 및 제 2 상부 층간절연막들(95, 110)과 캡슐화 장벽막(90)을 관통하는 슬릿형 공통 비아홀(115)을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 직접적으로 접촉하여 형성된다. 이 플레이트 라인(120)들은 강유전체 커패시터(60)들 사이에서는 비아식각저지막 패턴(80a)에 접한다.At least two adjacent to each other through the slit-type common via hole 115 passing through the first and second upper interlayer insulating layers 95 and 110 and the encapsulation barrier layer 90. Are formed in direct contact with the ferroelectric capacitors 60 arranged on the two rows. The plate lines 120 abut the via etch stop layer pattern 80a between the ferroelectric capacitors 60.
상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 통하여 플레이트 라인과 적어도 2개의 커패시터들을 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 고집적화 제한 요인을 제거할 수 있다. 따라서, 디자인 룰 감소에 따라 작아진 커패시터에서 플레이트 라인과의 연결 구조가 개선됨으로써 더욱 고집적화될 수 있는 강유전체 메모리 소자가 구현된다.As described in detail, according to the present embodiment, since the plate line and the at least two capacitors are connected through the slit common via hole, the high integration limitation factor of forming the via hole for connecting the plate line in each cell can be eliminated. Can be. Therefore, a ferroelectric memory device that can be more highly integrated can be realized by improving the connection structure with a plate line in a smaller capacitor as the design rule decreases.
이하 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명한다. 도 1 내지 도 8은 도 9에 나타낸 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.Hereinafter, a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention. 1 to 8 are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention shown in FIG. 9.
먼저 도 1에 도시되어 있는 대로, 소자분리가 마쳐진 반도체 기판(10) 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들을 형성한다. 우선 복수개의 게이트(15)들을 형성한 다음, 게이트(15)들 양측의 반도체 기판(10)에 불순물을 주입하여 소스/드레인 영역(17, 18)들을 형성한다. 게이트(15)의 도전층은 도핑된 폴리실리콘, 텅스텐(W), 텅스텐 실리사이드(WSi), 타이타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix) 또는 이들의 조합막으로 형성할 수 있다. 하나의 셀 트랜지스터는 게이트(15)와 그 양측의 소스/드레인 영역(17, 18)으로 구성된다. 다음으로, 각 소스/드레인 영역(17, 18) 상에 콘택패드(25)를 형성한다. 콘택패드(25)는 도핑된 폴리실리콘을 이용하여 형성할 수 있으며, 자기정렬적인 개념으로 형성할 수 있다.First, as illustrated in FIG. 1, a plurality of cell transistors two-dimensionally arranged along a row direction and a column direction are formed on a semiconductor substrate 10 on which device isolation is completed. First, a plurality of gates 15 are formed, and then source / drain regions 17 and 18 are formed by implanting impurities into the semiconductor substrate 10 on both sides of the gates 15. The conductive layer of the gate 15 may be formed of doped polysilicon, tungsten (W), tungsten silicide (WSi), titanium silicide (TiSix), tantalum silicide (TaSix), or a combination thereof. One cell transistor is composed of a gate 15 and source / drain regions 17 and 18 on both sides thereof. Next, contact pads 25 are formed on the respective source / drain regions 17 and 18. The contact pad 25 may be formed using doped polysilicon and may be formed in a self-aligned concept.
콘택패드(25)까지 형성된 반도체 기판(10)의 전면에 제 1 하부 층간절연막(20)을 형성한 다음, 제 1 하부 층간절연막(20)을 관통하여 콘택패드(25)에 의해 셀 트랜지스터의 드레인 영역(18)과 전기적으로 연결되는 비트라인(30)을 형성한다. 제 1 하부 층간절연막(20)은 예를 들어 BPSG(Boro Phospho Silicate Glass)로 형성할 수 있고, 비트라인(30)은 예를 들어 텅스텐으로 형성할 수 있다.The first lower interlayer insulating film 20 is formed on the entire surface of the semiconductor substrate 10 formed up to the contact pad 25, and then passes through the first lower interlayer insulating film 20 to drain the cell transistor by the contact pad 25. A bit line 30 is formed that is electrically connected to the region 18. The first lower interlayer insulating film 20 may be formed of, for example, BPSG (Boro Phospho Silicate Glass), and the bit line 30 may be formed of, for example, tungsten.
비트라인(30)이 형성된 반도체 기판(10)의 전면에 제 2 하부 층간절연막(35)을 형성한 다음, 제 2 및 제 1 하부 층간절연막(35, 20)을 관통하여 콘택패드(25)에 의해 각 셀 트랜지스터들의 소스 영역(17)들과 전기적으로 연결된 복수개의 콘택플러그(40)들을 형성한다. 제 2 하부 층간절연막(35)도 BPSG로 형성할 수 있고, 콘택플러그(40)들은 예를 들어 도핑된 폴리실리콘으로 형성한다.The second lower interlayer insulating layer 35 is formed on the entire surface of the semiconductor substrate 10 on which the bit lines 30 are formed, and then penetrates the second and first lower interlayer insulating layers 35 and 20 to the contact pad 25. As a result, a plurality of contact plugs 40 electrically connected to the source regions 17 of the cell transistors are formed. The second lower interlayer insulating film 35 may also be formed of BPSG, and the contact plugs 40 may be formed of, for example, doped polysilicon.
콘택플러그(40)들을 포함하는 제 2 하부 층간절연막(35) 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성한다. 하부전극막은 접착막, 하부 확산방지막, 하부 금속산화막 및 하부 금속막의 다중막으로 구성되도록 형성할 수 있으며, 그 총 두께는 1000 내지 3000Å 정도로 할 수 있다. 접착막은 하부전극이 콘택플러그(40)들과의 오믹 콘택(ohmic contact)을 이루도록 하기 위해서 형성한다. 접착막으로는 100 내지 500Å 두께의 타이타늄막을 스퍼터링에 의해서 증착한 다음, 노(furnace)에서 산소 열처리를 실시하여 타이타늄 산화막으로 만들 수 있다. 필요에 따라서는 접착막의 형성 공정을 생략할 수도 있다. 하부 확산방지막은 산소 확산 방지를 위해서 형성하는 것으로서, 예컨대 TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi와 같은 고융점 금속, 그 실리사이드 또는 그 질화물을 증착하여 형성한다. 이러한 막들은 스퍼터링과 같은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 솔-젤(sol-gel) 방식 중의 어느 한 방법으로 증착할 수 있다. 하부 확산방지막은 접착막의 형성이 생략된 경우에는 콘택플러그(40)들과 오믹 콘택을 형성한다. 콘택플러그(40)들로의 산소 확산 방지막으로서의 역할을 고려할 때, 낮은 산소 투과도 특성을 나타내는 Ir을 사용하는 것이 가장 바람직하다. 상부전극막은 상부 금속산화막 및 상부 확산방지막의 이중막으로 구성될 수 있으며, 그 총 두께도 1000 내지 3000Å 정도로 할 수 있다. 상부 확산방지막은 하부 확산방지막과 동일한 물질로 형성될 수 있다. 상부 및 하부전극막을 구성하는 물질로는 Pt, Ir, Ru, Rh, Os, Pd 등의 금속 및/또는 이들의 산화물이 사용된다. 예를 들어, 하부전극막은 1500Å 두께의 Ir, 500Å 두께의 IrO2및 1500Å 두께의 Pt로 구성될 수 있고, 상부전극막은 300Å 두께의 Ir과 1200Å 두께의 IrO2로 구성될 수 있으며 각 성분의 증착은 물리적 기상 증착에 의할 수 있다. 강유전체막은 Pb(Zr,Ti)O3막, SrBi2Ta2O9막 또는 SrBi(Ta,Nb)2O9막을 사용하여 형성할 수 있는데, 이 때 스핀 코팅, LSMCD(Liquid Source Mist Chemical Vapor Deposition), 화학적 기상 증착 또는 물리적 기상 증착 등의 다양한 방법으로 형성할 수 있다. 바람직하게, Pb(Zr,Ti)O3막의 경우에는 솔-젤 방법에 의해 증착한 후결정화 열처리를 통해 형성한다. 강유전체막은 그 밖에도 SrTiO3, BaTiO3, (Ba,Sr)TiO3, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12막으로 형성해도 된다.The lower electrode layer, the ferroelectric layer, and the upper electrode layer are sequentially formed on the second lower interlayer insulating layer 35 including the contact plugs 40. The lower electrode film may be formed to consist of multiple layers of an adhesive film, a lower diffusion barrier film, a lower metal oxide film, and a lower metal film, and the total thickness thereof may be about 1000 to 3000 m 3. The adhesive film is formed so that the lower electrode makes ohmic contact with the contact plugs 40. As the adhesive film, a titanium film having a thickness of 100 to 500 mV may be deposited by sputtering, followed by oxygen heat treatment in a furnace to form a titanium oxide film. If necessary, the step of forming the adhesive film may be omitted. The lower diffusion barrier layer is formed to prevent oxygen diffusion, and for example, deposits a high melting point metal such as TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi, silicide or nitride thereof. To form. Such films may be deposited by any one of physical vapor deposition (PVD), chemical vapor deposition (CVD), and sol-gel such as sputtering. The lower diffusion barrier layer forms ohmic contacts with the contact plugs 40 when the formation of the adhesive layer is omitted. In consideration of its role as an oxygen diffusion barrier to the contact plugs 40, it is most preferable to use Ir which exhibits low oxygen permeability characteristics. The upper electrode film may be composed of a double film of an upper metal oxide film and an upper diffusion barrier film, and may have a total thickness of about 1000 to 3000 kPa. The upper diffusion barrier layer may be formed of the same material as the lower diffusion barrier layer. As the material constituting the upper and lower electrode films, metals such as Pt, Ir, Ru, Rh, Os, Pd, and / or oxides thereof are used. For example, the lower electrode film may be composed of 1500Å thick Ir, 500Å thick IrO 2 and 1500Å thick Pt, and the upper electrode film may consist of 300Å ir and 1200Å thick IrO 2 and the deposition of each component. May be by physical vapor deposition. The ferroelectric film may be formed using a Pb (Zr, Ti) O 3 film, an SrBi 2 Ta 2 O 9 film, or an SrBi (Ta, Nb) 2 O 9 film, wherein spin coating, liquid source mist chemical vapor deposition (LSMCD) is performed. Can be formed by various methods such as chemical vapor deposition or physical vapor deposition. Preferably, the Pb (Zr, Ti) O 3 film is formed by a post-crystallization heat treatment deposited by a sol-gel method. In addition, the ferroelectric film may be formed of SrTiO 3 , BaTiO 3 , (Ba, Sr) TiO 3 , (Pb, La) (Zr, Ti) O 3 , and Bi 4 Ti 3 O 12 .
차례로 형성된 하부전극막, 강유전체막 및 상부전극막을 1개의 마스크를 이용하여 연속적으로 패터닝함으로써, 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)이 차례로 적층된 복수개의 강유전체 커패시터(60)들을 형성한다. 강유전체 커패시터(60)들은 콘택플러그(40)들 위에 형성된다. 셀 트랜지스터들이 2차원적으로 배열되기 때문에 콘택플러그(40)들도 2차원적으로 배열되고, 결과적으로 강유전체 커패시터(60)들도 2차원적으로 배열된다.By sequentially patterning the lower electrode film, the ferroelectric film, and the upper electrode film sequentially formed by using one mask, a plurality of ferroelectric capacitors in which the lower electrode 45, the ferroelectric film pattern 50, and the upper electrode 55 are sequentially stacked ( 60). Ferroelectric capacitors 60 are formed over the contact plugs 40. Since the cell transistors are two-dimensionally arranged, the contact plugs 40 are also two-dimensionally arranged, and as a result, the ferroelectric capacitors 60 are also two-dimensionally arranged.
고집적된 강유전체 메모리 소자에서는 오버레이 마진이 상당히 감소하게 되므로, 기존에 3개의 마스크를 이용한 식각 공정을 적용하는 것은 불가능하다. 타이타늄 질화막으로 된 1개의 하드 마스크막 및 포토레지스트를 이용한 통상의 사진 식각 공정을 이용하여 이와 같은 커패시터 노드 분리를 수행할 수 있다.In the highly integrated ferroelectric memory device, since the overlay margin is considerably reduced, it is impossible to apply an etching process using three masks. Such a capacitor node isolation may be performed using a conventional photolithography process using a hard mask film made of a titanium nitride film and a photoresist.
다음으로 도 2에서 나타낸 바와 같이, 강유전체 커패시터(60)들을 덮는 층간절연막(70)을 형성하고, 그 위에 비아식각저지막(80)을 형성한다. 층간절연막(70)은 예를 들어 USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass), PE-TEOS(Plasma Enhanced Ortho Silicate Glass) 등으로 형성할 수 있다. 또는 절연성을 가지는 여러 막질의 조합막으로 형성할 수도 있다. 비아식각저지막(80)은 층간절연막(70)과 식각선택비가 다른 막질이어야 하며, 예를 들어 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성한다.Next, as shown in FIG. 2, an interlayer insulating film 70 covering the ferroelectric capacitors 60 is formed, and a via etch stop film 80 is formed thereon. The interlayer insulating film 70 may be formed of, for example, Undoped Silicate Glass (USG), Phosphorus Silicate Glass (PSG), Plasma Enhanced Ortho Silicate Glass (PE-TEOS), or the like. Alternatively, the film may be formed of a combination film having various insulating properties. The via etch stop layer 80 should be formed of a film having a different etching selectivity from that of the interlayer insulating film 70, and is formed of, for example, a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film.
적층된 비아식각저지막(80)과 층간절연막(70)은 도 3에서와 같이 각 셀마다 패터닝되어서 각 상부전극(55)을 노출하는 비교적 얕은 셀비아홀(85)이 형성된다. 참조번호 "80a"는 패터닝된 비아식각저지막, 즉 비아식각저지막 패턴을 가리킨다.The stacked via etch stop layer 80 and the interlayer insulating layer 70 are patterned for each cell as shown in FIG. 3 to form relatively shallow cell via holes 85 exposing the upper electrodes 55. Reference numeral 80a denotes a patterned via etch stop film, ie, a via etch stop film pattern.
다음으로 도 4의 단계에서, 비아식각저지막 패턴(80a)을 따라 수소 침투를 방지하는 캡슐화 장벽막(90)이 피복된다. 캡슐화 장벽막(90)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 또는 세륨 산화막으로 형성할 수 있다. 캡슐화 장벽막(90)은 강유전체막 패턴(50) 내부로 공정 중에 발생하거나 캐리어 가스에 포함되어 있는 수소원자들이 침투되는 것을 방지할 수 있다. 앞에서도 언급한 바와 같이 수소원자의 침투는 최대한 방지하여야 한다. 수소는 기본적으로 상부전극을 통해 강유전체막 패턴으로 확산하여 강유전체 재료에 함유된 산화물을 환원시킨다. 그 결과 강유전체 커패시터의 전자특성이 열화된다. 강유전체막 패턴의 상부전극에의 부착성은 계면에서 일어나는 화학적 변화에 의해 낮아진다. 상부전극은 산화-환원 반응으로 발생하는 산소, 물 등의 생성물에 의해 밀려 올라간다. 그러므로 상부전극과 강유전체막 패턴 사이의 계면에서 박리되기 쉬워진다. 캡슐화 장벽막(90)을 형성하면 수소원자들이 침투되는 것이 방지되므로 이와 같은 문제를 예방할 수 있다. 캡슐화 장벽막(90)은 단차도포성을 향상시키기 위하여 IMP(Ion Metal Plasma) 또는 콜리메이트 방법을 이용한 PVD 또는 CVD 방법으로 형성할 수 있으며, CVD 방법 중에서도 PE-CVD, LP(Low Pressure)-CVD 또는 AP(Atmospheric Pressure)-CVD에 의할 수 있다. 혹은 원자층 증착(ALD) 방식을 사용하여도 된다. 특히 ALD 방식은 저온에서 구현할 수 있으며, 물리적 및 화학적으로 매우 안정한 캡슐화 장벽막을 형성하게 한다. 1 원자층 단위로 반복 형성하기 때문에, 막의 두께를 정확하게 제어하는 것이 가능하여, 캡슐화 장벽막이 증착되는 피증착표면의 토폴로지가 아무리 복잡하더라도, 100%의 단차도포성을 가지도록 형성할 수 있다.Next, in the step of FIG. 4, an encapsulation barrier film 90 is coated along the via etch stop film pattern 80a to prevent hydrogen penetration. The encapsulation barrier film 90 may be formed of an aluminum oxide film, a titanium oxide film, a zirconium oxide film, a tantalum oxide film, a silicon nitride film, or a cerium oxide film. The encapsulation barrier film 90 may prevent the hydrogen atoms generated during the process or contained in the carrier gas from penetrating into the ferroelectric film pattern 50. As mentioned earlier, the penetration of hydrogen atoms should be prevented as much as possible. Hydrogen basically diffuses through the upper electrode into the ferroelectric film pattern to reduce oxides contained in the ferroelectric material. As a result, the electronic characteristics of the ferroelectric capacitor deteriorate. The adhesion of the ferroelectric film pattern to the upper electrode is lowered by chemical change occurring at the interface. The upper electrode is pushed up by products such as oxygen, water, etc. generated by the oxidation-reduction reaction. Therefore, it is easy to peel off at the interface between the upper electrode and the ferroelectric film pattern. Forming the encapsulation barrier film 90 can prevent such a problem because hydrogen atoms are prevented from penetrating. Encapsulation barrier film 90 may be formed by PVD or CVD method using IMP (Ion Metal Plasma) or collimating method to improve step coating properties, PE-CVD, LP (Low Pressure) -CVD among CVD methods Or by AP (Atmospheric Pressure) -CVD. Alternatively, an atomic layer deposition (ALD) method may be used. In particular, the ALD method can be implemented at low temperatures and allows to form a very stable encapsulation barrier film both physically and chemically. Since it is repeatedly formed in units of one atomic layer, it is possible to accurately control the thickness of the film, so that even if the topology of the deposited surface on which the encapsulation barrier film is deposited is complex, it can be formed to have 100% step coverage.
계속하여 도 5를 참조하면, 비아식각저지막 패턴(80a)은 셀비아홀(85)을 완전히 매립하는 제 1 상부 층간절연막(95)에 의해 덮여진다. 제 1 상부 층간절연막(95)은 비아식각저지막 패턴(80a)과 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 비아식각저지막 패턴(80a)으로서 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 사용한 경우라면, 제 1 상부 층간절연막(95)으로서 산화막을 사용한다. 예를 들어, 제 1 상부 층간절연막(95)은 USG, PSG, PE-TEOS 등으로 형성할 수 있다. 그런 다음, 알루미늄과 같은 금속층을 증착하여 제 1 상부 층간절연막(95) 상에 도전층(105)을 형성한다.5, the via etch stop layer pattern 80a is covered by a first upper interlayer insulating layer 95 that completely fills the selvia holes 85. The first upper interlayer insulating layer 95 may be formed of a material having an etch selectivity different from that of the via etch stop layer pattern 80a. If a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film is used as the via etch stop film pattern 80a, an oxide film is used as the first upper interlayer insulating film 95. For example, the first upper interlayer insulating layer 95 may be formed of USG, PSG, PE-TEOS, or the like. Then, a metal layer such as aluminum is deposited to form a conductive layer 105 on the first upper interlayer insulating film 95.
도 6을 참조하여, 도전층(105)을 패터닝함으로써, 제 1 상부 층간절연막(95) 상에 스트래핑 라인(105a)들을 형성한다. 스트래핑 라인(105a)들은 인접하는 두 개의 셀비아홀(85) 양측으로 형성된다.Referring to FIG. 6, the conductive layer 105 is patterned to form strapping lines 105a on the first upper interlayer insulating layer 95. The strapping lines 105a are formed at both sides of two adjacent selvia holes 85.
다음으로 도 7에 나타낸 바와 같이, 스트래핑 라인(105a)들이 형성된 결과물 상에 제 2 상부 층간절연막(110)을 형성한다. 스트래핑 라인(105a)들이 금속으로 이루어지고, 후속적으로 형성하는 플레이트 라인 또한 금속으로 이루어지면, 제 2 상부 층간절연막(110)을 금속간절연막(IMD)이라 할 수 있다. 제 2 상부 층간절연막(110)은 비아식각저지막 패턴(80a)과 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 따라서, 제 1 상부 층간절연막(95)과 마찬가지로, 산화막, 이를테면 USG, PSG, PE-TEOS 등으로 형성한다.Next, as shown in FIG. 7, a second upper interlayer insulating layer 110 is formed on the resultant product on which the strapping lines 105a are formed. If the strapping lines 105a are made of metal, and the plate line formed subsequently is also made of metal, the second upper interlayer insulating film 110 may be referred to as an intermetallic insulating film IMD. The second upper interlayer insulating layer 110 may be formed of a material having an etching selectivity different from that of the via etch stop layer pattern 80a. Thus, like the first upper interlayer insulating film 95, it is formed of an oxide film such as USG, PSG, PE-TEOS, or the like.
이어서, 도 8에 나타낸 바와 같이 인접한 커패시터(60)들의 상부전극(55)을 노출시키는 슬릿형 공통 비아홀(115)을 형성한다. 단면상, 슬릿형 공통 비아홀(115)이 2개의 커패시터 상부전극을 노출하는 것으로 보이나, 실제 평면상으로는 더 많은 상부전극을 노출시킨다. 바람직하게는 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극을 노출시키도록 한다. 슬릿형 공통 비아홀(115)은 그 아래의 셀비아홀(85)들과 중첩되게 형성된다. 이 때, 비아식각저지막 패턴(80a)을 식각종료점으로 하여 제 2 및 제 1 상부 층간절연막들(110, 95)을 식각하게 된다. 이 과정에서 노출된 캡슐화 장벽막(90) 부분도 식각된다. 비아식각저지막 패턴(80a)으로서 층간절연막(70), 제 1 및 제 2 상부 층간절연막(95, 110)과 식각선택비가 다른 물질을 이용하므로, 비아식각저지막 패턴(80a)이 각 강유전체 커패시터(60) 사이의 층간절연막(70)을 식각으로부터 보호한다. 이에 따라, 식각용 케미컬이 강유전체막 패턴(50)으로 침투되어 커패시터를 열화시킬 염려가 없다. 비아식각저지막 패턴(80a)이 없는 부분에서는 제 1 및 제 2 상부 층간절연막들(95, 110)의 식각이 진행되어 커패시터 상부전극(55)이 노출된다.Subsequently, as shown in FIG. 8, a slit type common via hole 115 exposing the upper electrodes 55 of the adjacent capacitors 60 is formed. In cross section, the slit-shaped common via hole 115 appears to expose two capacitor top electrodes, but on the actual plane more top electrodes are exposed. Preferably to expose the top electrode of the ferroelectric capacitors arranged on at least two rows. The slit-shaped common via hole 115 is formed to overlap with the cell via holes 85 thereunder. In this case, the second and first upper interlayer insulating layers 110 and 95 are etched using the via etch stop layer pattern 80a as an end point for etching. A portion of the encapsulation barrier film 90 exposed in this process is also etched. Since the via etch stop layer pattern 80a is formed of a material having a different etch selectivity from the interlayer dielectric layer 70 and the first and second upper interlayer dielectric layers 95 and 110, the via etch stop layer pattern 80a may be formed in each ferroelectric capacitor. The interlayer insulating film 70 between the 60 is protected from etching. Accordingly, the etching chemical penetrates into the ferroelectric film pattern 50 and there is no fear of deteriorating the capacitor. In the portion without the via etch stop layer pattern 80a, the first and second upper interlayer insulating layers 95 and 110 are etched to expose the capacitor upper electrode 55.
다음으로, 알루미늄과 같은 금속막을 증착하여 플레이트 라인(120)을 형성하면, 도 9에 나타낸 바와 같은 강유전체 메모리 소자가 제조된다. 플레이트 라인(120)은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 전기적으로 접속하지만, 강유전체 커패시터(60)들 사이에서는 비아식각저지막패턴(80a)에 접한다. 플레이트 라인(120)은 굳이 알루미늄에 한정되는 것은 아니고 전도성을 가지는 물질이면 어느 것이든지 족하다. 알루미늄으로 형성할 경우, CVD법을 이용할 수도 있으나, 스퍼터링으로 형성하여도 된다. 여기서의 스퍼터링 방법은 비교적 넓은 슬릿형 공통 비아홀(115) 안에 행하는 것이기에 고온 리플로우 공정을 필요로 하지 않는다. 따라서, 이미 형성된 강유전체 커패시터(60)들의 특성 열화를 피할 수 있다.Next, when the plate line 120 is formed by depositing a metal film such as aluminum, a ferroelectric memory device as shown in FIG. 9 is manufactured. The plate line 120 is electrically connected to the ferroelectric capacitors 60 arranged on at least two adjacent rows, but is in contact with the via etch stop layer pattern 80a between the ferroelectric capacitors 60. The plate line 120 is not limited to aluminum and may be any material as long as it has a conductive material. When forming from aluminum, although CVD method may be used, it may be formed by sputtering. The sputtering method here is performed in a relatively wide slit-type common via hole 115 and does not require a high temperature reflow process. Thus, deterioration of the characteristics of the already formed ferroelectric capacitors 60 can be avoided.
이상에서 상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 따라서, 식각용 케미컬이 강유전체막 패턴 혹은 하부전극까지 노출시키는 일이 없어 커패시터에 데미지를 주지 않는다. 따라서, 잔류분극 특성이 열화되거나 그 분포가 나빠지는 문제가 없다.As described above in detail, according to the present embodiment, when the slit type common via hole is used, the via etch stop layer pattern is used as the end point of etching, so that the lower interlayer insulating film is not damaged. Therefore, the etching chemical does not expose the ferroelectric layer pattern or the lower electrode, and thus does not damage the capacitor. Therefore, there is no problem that the residual polarization characteristic is degraded or its distribution is bad.
(제 2 실시예)(Second embodiment)
도 10 내지 도 15는 본 발명의 제 2 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 본 실시예에 따르면 셀 트랜지스터들이 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열되는데, 도 10 내지 도 15는 각 셀 트랜지스터의 게이트 연장 방향을 행 방향으로 볼 때, 그와 직교하는 열 방향으로 자른 단면들이다. 도 1에서부터 도 9에 나타난 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 동일한 참조번호를 병기하고 이들에 대한 자세한 설명은 생략한다. 본 실시예가 전술한 실시예와 다른 점은, 비아식각저지막을 형성하기에 앞서 층간절연막을 평탄화하는 데에 있다.10 to 15 are cross-sectional views illustrating a ferroelectric memory device and a method of manufacturing the same according to the second embodiment of the present invention. According to the present embodiment, the cell transistors are arranged two-dimensionally along the row direction and the column direction on the semiconductor substrate. FIGS. 10 to 15 are perpendicular to the gate extension direction of each cell transistor in the row direction. Sections cut in the column direction. Components having the same functions as those shown in FIGS. 1 to 9 are denoted by the same reference numerals, and detailed description thereof will be omitted. The present embodiment differs from the above-described embodiment in that the interlayer insulating film is planarized prior to forming the via etch stop film.
먼저 도 15를 참조하여 강유전체 메모리 소자의 구조를 살펴보면, 강유전체 커패시터(60)들의 각 상부전극(55)은 강유전체 커패시터(60)들 사이를 덮는 층간절연막(170)에 의해 노출된다. 이 때 층간절연막(170)은 강유전체 커패시터(60)들 사이에 이들과 동일한 높이로 채워져 있다. 이 층간절연막(170) 상에는 비아식각저지막 패턴(180a)이 형성되어 있는데, 이것은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들 사이에서는 층간절연막(170)을 노출시키도록 형성되어 있다.First, referring to FIG. 15, the structure of the ferroelectric memory device is exposed. Each upper electrode 55 of the ferroelectric capacitors 60 is exposed by the interlayer insulating layer 170 covering the ferroelectric capacitors 60. At this time, the interlayer insulating film 170 is filled with the same height between the ferroelectric capacitors 60. A via etch stop layer pattern 180a is formed on the interlayer insulating film 170, which is formed to expose the interlayer insulating film 170 between the ferroelectric capacitors 60 arranged on at least two adjacent rows. It is.
비아식각저지막 패턴(180a)은 상부 층간절연막(195, 210)에 의해 덮여지는데, 비아식각저지막 패턴(180a)과 층간절연막(170) 및 상부 층간절연막(195, 210)은 식각선택비가 다른 물질로 이루어진다. 예를 들어, 층간절연막(170)과 상부 층간절연막(195, 210)이 산화막으로 이루어진 경우, 비아식각저지막 패턴(180a)은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 이루어진다.The via etch stop layer pattern 180a is covered by the upper interlayer insulating layers 195 and 210. The via etch stop layer pattern 180a, the interlayer insulating layer 170, and the upper interlayer insulating layers 195 and 210 have different etching selectivity. Made of matter. For example, when the interlayer insulating film 170 and the upper interlayer insulating films 195 and 210 are formed of an oxide film, the via etch stop film pattern 180a is formed of a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film.
상부 층간절연막(195, 210)은 차례로 적층된 제 1 상부 층간절연막(195)과 제 2 상부 층간절연막(210)을 포함한다. 제 1 및 제 2 상부 층간절연막(195, 210) 사이에는 복수개의 스트래핑 라인(105a)들이 개재된다. 복수개의 플레이트 라인(220)들은 제 1 및 제 2 상부 층간절연막들(195, 210)을 관통하는 슬릿형 공통 비아홀(215)을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 직접적으로 접촉하여 형성된다. 이 플레이트 라인(220)들은 강유전체 커패시터(60)들 사이에서는 층간절연막(170)에 접한다.The upper interlayer insulating films 195 and 210 may include a first upper interlayer insulating film 195 and a second upper interlayer insulating film 210 that are sequentially stacked. A plurality of strapping lines 105a are interposed between the first and second upper interlayer insulating films 195 and 210. The plurality of plate lines 220 are arranged on at least two rows adjacent to each other through a slit-type common via hole 215 penetrating through the first and second upper interlayer insulating films 195 and 210. It is formed in direct contact with them. The plate lines 220 contact the interlayer insulating film 170 between the ferroelectric capacitors 60.
한편, 도면에 도시하지는 않았지만, 강유전체 커패시터(60)들과 층간절연막(170) 사이 또는 제 1 및 제 2 상부 층간절연막들(195, 210) 내부에 수소 침투를 방지하는 캡슐화 장벽막(도 9에서의 참조번호 90)이 더 피복되어 있을 수 있다.Although not shown in the drawings, an encapsulation barrier film (see FIG. 9) to prevent hydrogen penetration between the ferroelectric capacitors 60 and the interlayer insulating film 170 or inside the first and second upper interlayer insulating films 195 and 210. 90 may be further covered.
이러한 구조의 강유전체 메모리 소자도 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 대신 슬릿형 공통 비아홀을 통하여 적어도 2개의 커패시터와 플레이트 라인을 연결하므로 집적화에 매우 유리하다.The ferroelectric memory device having such a structure is also very advantageous for integration since at least two capacitors and the plate line are connected through the slit type common via hole instead of forming the via hole for connecting each plate line to each cell.
이하에서는 도 10 내지 도 14를 참조하여 도 15에 나타낸 강유전체 메모리 소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing the ferroelectric memory device shown in FIG. 15 will be described with reference to FIGS. 10 to 14.
먼저 도 10에 도시되어 있는 대로, 앞의 실시예에서 도 1을 참조하여 설명한 단계, 즉 차례로 형성된 하부전극막, 강유전체막 및 상부전극막을 1개의 마스크를 이용하여 연속적으로 패터닝함으로써, 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)이 차례로 적층된 복수개의 강유전체 커패시터(60)들을 형성하는 단계까지 수행한다. 그런 다음, 강유전체 커패시터(60)들을 덮는 층간절연막(170)을 형성한다. 층간절연막(170)은 USG, PSG, PE-TEOS 등으로 형성할 수 있다.First, as shown in FIG. 10, the steps described with reference to FIG. 1 in the previous embodiment, that is, by sequentially patterning the lower electrode film, the ferroelectric film, and the upper electrode film sequentially formed using one mask, thereby lowering the electrode 45. ) To form a plurality of ferroelectric capacitors 60 in which the ferroelectric film pattern 50 and the upper electrode 55 are sequentially stacked. Then, an interlayer insulating film 170 covering the ferroelectric capacitors 60 is formed. The interlayer insulating film 170 may be formed of USG, PSG, PE-TEOS, or the like.
다음으로 도 11에 나타낸 바와 같이, 층간절연막(170)에 대하여 평탄화 공정을 진행한다. 상기 평탄화 공정은 에치백(etch-back) 또는 화학적 기계적 연마(CMP) 등에 의해 진행할 수 있으며, 커패시터(60)들의 상부전극(55)이 나타날 때까지 진행하여, 커패시터(60)들 사이에만 층간절연막(170)이 남도록 하고, 커패시터(60)들 상에는 층간절연막(170)이 남지 않도록 한다. 평탄화 단계의 조건을 조절함으로써 상부전극(550에 무리한 손상이 생기지 않을 정도에서 종료한다. 그런 다음, 평탄화된 층간절연막(170)을 포함하는 반도체 기판(10)의 전면에 비아식각저지막(180)을 형성한다. 비아식각저지막(180)은 층간절연막(170)과 식각선택비가 다른 물질, 예컨대 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성한다. 전도성을 띄는 막인 경우에는 포토리소그라피를 이용하여 비아식각저지막을 단위묶음 셀당 1개씩 분리되도록 형성할 필요가 있다.Next, as shown in FIG. 11, the planarization process is performed on the interlayer insulating film 170. The planarization process may be performed by etch-back or chemical mechanical polishing (CMP). The planarization process may be performed until the upper electrode 55 of the capacitors 60 appears, and the interlayer dielectric layer may be formed only between the capacitors 60. 170 is left, and the interlayer insulating film 170 is not left on the capacitors 60. The condition of the planarization step is terminated to prevent excessive damage to the upper electrode 550. Then, the via etch stop layer 180 is formed on the entire surface of the semiconductor substrate 10 including the planarized interlayer insulating film 170. The via etch stop layer 180 is formed of a material having a different etching selectivity from the interlayer insulating film 170, such as a titanium oxide film, an aluminum oxide film, a silicon nitride film, or a silicon oxynitride film. It is necessary to form one via etch stop film to separate one per unit cell.
다음으로 도 12의 단계에서, 비아식각저지막(180) 위로 제 1 상부 층간절연막(195)을 형성한다. 제 1 상부 층간절연막(195)은 비아식각저지막(180)과 식각선택비가 다른 물질로 이루어진 것이 바람직하며, 예를 들어, USG, PSG, PE-TEOS 등으로 형성할 수 있다. 제 1 상부 층간절연막(195) 상에 알루미늄과 같은 도전층을 형성한 다음 패터닝하여 스트래핑 라인(105a)들을 형성한다.Next, in the step of FIG. 12, a first upper interlayer insulating film 195 is formed on the via etch stop layer 180. The first upper interlayer insulating layer 195 may be formed of a material having an etching selectivity different from that of the via etch stop layer 180. For example, the first upper interlayer insulating layer 195 may be formed of USG, PSG, PE-TEOS, or the like. A conductive layer such as aluminum is formed on the first upper interlayer insulating film 195 and then patterned to form strapping lines 105a.
이어서, 도 13에 나타낸 바와 같이, 스트래핑 라인(105a)들이 형성된 결과물 상에 제 2 상부 층간절연막(195)을 형성한다. 제 2 상부 층간절연막(195)도 USG, PSG, PE-TEOS 등으로 형성할 수 있다.Subsequently, as shown in FIG. 13, a second upper interlayer insulating film 195 is formed on the resultant product on which the strapping lines 105a are formed. The second upper interlayer insulating film 195 may also be formed of USG, PSG, PE-TEOS, or the like.
이어서, 도 14에 나타낸 바와 같이 서로 인접하여 있는 커패시터(60)들의 상부전극(55)을 노출시키는 슬릿형 공통 비아홀(215)을 형성한다. 단면상, 슬릿형 공통 비아홀(215)이 2개의 커패시터 상부전극을 노출하는 것으로 보이나, 실제 평면상으로는 더 많은 상부전극을 노출시킨다. 바람직하게는 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극을 노출시킨다. 이 때, 비아식각저지막(180)을 식각종료점으로 하여 제 1 및 제 2 상부 층간절연막(195,210)을 선택적으로 식각하게 된다. 비아식각저지막(180)으로서 층간절연막(170), 제 1 및 제 2 상부 층간절연막(195, 210)과 식각선택비가 다른 물질을 이용하므로, 슬릿형 공통 비아홀(215)을 형성하는 동안 비아식각저지막(180)이 각 강유전체 커패시터(60) 사이의 층간절연막(170)을 식각으로부터 보호한다. 이에 따라, 식각용 케미컬이 강유전체막 패턴(50)으로 침투되어 커패시터를 열화시킬 염려가 없다.Subsequently, as shown in FIG. 14, a slit type common via hole 215 exposing the upper electrodes 55 of the capacitors 60 adjacent to each other is formed. In cross section, the slit-shaped common via hole 215 appears to expose two capacitor top electrodes, but on the actual plane more top electrodes are exposed. Preferably the top electrode of the ferroelectric capacitors arranged on at least two rows is exposed. In this case, the first and second upper interlayer insulating layers 195 and 210 are selectively etched using the via etch stop layer 180 as the end point of etching. Since the etch selectivity is different from the interlayer insulating layer 170 and the first and second upper interlayer insulating layers 195 and 210 as the via etch stop layer 180, the via etching is performed while the slit type common via hole 215 is formed. The blocking layer 180 protects the interlayer insulating layer 170 between each ferroelectric capacitor 60 from etching. Accordingly, the etching chemical penetrates into the ferroelectric film pattern 50 and there is no fear of deteriorating the capacitor.
다음으로 도 15는 제 2 상부 층간절연막(210), 제 1 상부 층간절연막(195) 및 층간절연막(170)을 식각하지 않으면서 슬릿형 공통 비아홀(215) 안의 비아식각저지막(180)을 제거하여 강유전체 커패시터(60)들의 상면을 노출시킨 후, 플레이트 라인(220)들을 형성한 결과를 나타낸다. 강유전체 커패시터(60)들 상면이 노출되면서 비아식각저지막(180)은 패터닝되며, 이를 참조번호 "180a"으로 가리킨다. 비아식각저지막(180)은 제거하는 방법은 예를 들어 아르곤을 이용한 RF 스퍼터링에 의할 수 있다. 조건을 조절하면 층간절연막(170)을 손상시키지 않으면서 비아식각저지막(180)만 제거할 수 있다. 여기서, 플레이트 라인(220)들은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 전기적으로 접속하고 강유전체 커패시터(60)들 사이에서는 층간절연막(170)에 접한다.Next, FIG. 15 removes the via etch stop layer 180 in the slit type common via hole 215 without etching the second upper interlayer insulating layer 210, the first upper interlayer insulating layer 195, and the interlayer insulating layer 170. After exposing the top surfaces of the ferroelectric capacitors 60, the plate lines 220 are formed. The via etch stop layer 180 is patterned as the top surfaces of the ferroelectric capacitors 60 are exposed, which is indicated by reference numeral “180a”. The via etch stop layer 180 may be removed by, for example, RF sputtering using argon. If the condition is adjusted, only the via etch stop layer 180 may be removed without damaging the interlayer insulating layer 170. Here, the plate lines 220 are electrically connected to the ferroelectric capacitors 60 arranged on at least two rows adjacent to each other and contact the interlayer insulating film 170 between the ferroelectric capacitors 60.
도 14와 도 15의 단계 사이에 본 발명의 비아식각저지막(180)이 없다면 슬릿형 공통 비아홀(215) 형성시 층간절연막(170)이 과다하게 리세스되어 강유전체막 패턴(50)이 노출되게 되며, 이후 플레이트 라인(220) 형성시 다이렉트 콘택(direct contact)이 형성되어 강유전 특성의 저하를 유발시킨다. 오버 에치의 양이 심한 경우에는 하부전극(45)과의 접촉으로 인한 쇼트가 발생되므로 강유전체 메모리 소자의 불량을 유발시킨다. 따라서, 비아식각저지막을 사용하는 본 실시예에 의할 경우에는 식각용 케미컬이 강유전체막 패턴 혹은 하부전극까지 노출시키는 일이 없어 견고한(robust) 강유전체 메모리 소자를 제조할 수 있게 되며, 각각의 커패시터에서의 잔류분극 균일성이 유지될 수 있으므로, 강유전체 메모리 소자의 센싱 마진이 감소되는 불량이 방지된다.If the via etch stop layer 180 is not present between the steps of FIGS. 14 and 15, when the slit type common via hole 215 is formed, the interlayer insulating layer 170 is excessively recessed to expose the ferroelectric layer pattern 50. Subsequently, when the plate line 220 is formed, a direct contact is formed to cause a drop in ferroelectric properties. If the amount of over-etching is severe, a short occurs due to contact with the lower electrode 45, thereby causing a failure of the ferroelectric memory device. Therefore, in the present embodiment using the via etch stop layer, the etching chemical does not expose the ferroelectric layer pattern or the lower electrode, thereby making it possible to manufacture a robust ferroelectric memory device, and in each capacitor Since the residual polarization uniformity can be maintained, a defect in which the sensing margin of the ferroelectric memory device is reduced is prevented.
이상에서 상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 혹은 그 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다.As described in detail above, according to the present embodiment, when the slit type common via hole is formed, the via etch stop film or the pattern is used as the etching end point, so that the lower interlayer insulating film is not damaged. Accordingly, the conventional problem in which the etching chemical penetrates into the capacitor dielectric layer and degrades the capacitor characteristics can be solved.
본 발명은 상기한 실시예에 한정되지 않고, 당업자의 수준에서 변형 및 개량이 가능하다. 예를 들면, 상기 플레이트 라인들의 각각은 서로 이웃하는 3개 이상의 행들 상에 배열된 강유전체 커패시터들과 접속될 수도 있다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art. For example, each of the plate lines may be connected with ferroelectric capacitors arranged on three or more rows adjacent to each other.
이상 상술한 바와 같이, 본 발명에 따르면 슬릿형 공통 비아홀을 통하여 플레이트 라인과 커패시터를 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 집적화 제한 요인을 제거한다. 본 발명의 실시예에서는 하나의 플레이트 라인이 셀 어레이 내에 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극들과 직접적으로 접촉한다. 이와 같은 플레이트 라인을 구비함으로써 강유전체 메모리 소자의 집적도를 현저히 증가시킬 수 있으며 아울러 강유전체 메모리 소자의 신뢰성을 향상시키는 것이 가능하다.As described above, according to the present invention, the plate line and the capacitor are connected through the slit-type common via hole, thereby eliminating the integration limitation factor of forming the via hole for connecting the plate line in each cell. In an embodiment of the invention, one plate line is in direct contact with the upper electrodes of ferroelectric capacitors arranged on at least two rows adjacent to each other in a cell array. By providing such a plate line, the degree of integration of the ferroelectric memory device can be significantly increased, and the reliability of the ferroelectric memory device can be improved.
슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 또는 그 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다. 이러한 공정을 적용하면 매우 안정적인 커패시터를 제조할 수 있게 되어 획기적인 소자 특성 향상이 기대된다.When the slit type common via hole is formed, the via etch stop film or its pattern is used as the etching end point, so that the interlayer insulating film below is not damaged. Accordingly, the conventional problem in which the etching chemical penetrates into the capacitor dielectric layer and degrades the capacitor characteristics can be solved. Applying this process, it is possible to manufacture a very stable capacitor, which is expected to significantly improve the device characteristics.
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