KR20010004969A - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 필드 산화막에 의해 분리된 실리콘 기판 상부의 액티브 영역 표면을 시트-오프하여 자연산화막을 제거한 후 ALD 증착 장비에서 Al2O3박막을 증착하는 제 1 단계와, 상기 Al2O3박막을 반응로에서 N2O 분위기로 어닐 공정을 수행하여 상기 Al2O3박막 내의 결함 제거 및 상기 실리콘 기판과 상기 Al2O3박막사이에 옥시나이트라이드막을 형성하는 제 2 단계와, 상기 Al2O3박막 상부에 폴리 실리콘막을 증착한 후, 그 위에 WSix, TiSi2또는 텅스텐 막을 증착하여 워드라인을 형성하는 제 3 단계를 포함하여 이루어진 반도체 소자의 게이트 산화막 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 ALD(Atomic layer deposition) 방법으로 증착한 Al2O3박막에 N2O 어닐(Anneal)공정을 수행하여 고신뢰도, 저누설전류의 Al2O3박막 형성 및 Al2O3박막과 실리콘 기판 사이에 핫 캐리어 인젝션(Hot carrier injection)에 대해 내성이 큰 옥시나이트라이드막을 형성하여 전체적으로 고신뢰도 및 저누설전류의 게이트 유전체를 얻을 수 있는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
게이트 산화막의 두께가 얇아짐에 따라 디렉트 터널링(Direct tunneling)등으로 인하여 게이트 산화막을 통한 누설 전류가 크게 증가하는 등의 문제로 인하여 게이트 산화막의 두께를 40Å 이하로 낮추는데 있어서 어려움이 있다.
이러한 단점을 보완하기 위해 종래의 열산화막으로 게이트 산화막을 사용하는 대신에 열산화막에 비해 유전상수가 커서 같은 유효산화막 두께를 위해 물질의 두께가 두꺼운 박막을 증착하여 디렉트 터널링에 의한 게이트 누설 전류를 줄일 수 있는 Al2O3박막(K=약 8.5)이 개발되고 있는 실정이다.
이러한 Al2O3박막에 의한 게이트 유전체 형성 방법 중 H2O와 TMA(Al(CH3)3)을 사용한 ALD 방법이 있는데, 이 방법은 TMA 에 포함되어 있는 C(탄소)가 Al2O3박막 증착 후 제거되지 않고 박막에 남아있기 때문에 주의 깊은 열처리가 필요한 실정이다.
또한, 실리콘 기판위에 Al2O3박막을 곧바로 증착할 경우 Si/Al2O3계면에 굉장히 많은 인터페이스 상태가 형성될 가능성이 있고, 디바이스 동작시 핫 캐리어 스트레스에 대한 내성이 약화될 가능성이 매우 많다.
따라서, 본 발명은 ALD 방법으로 증착한 Al2O3박막에 N2O 어닐 공정을 수행함으로써, 상술한 단점을 해결할 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은 필드 산화막에 의해 분리된 실리콘 기판 상부의 액티브 영역 표면을 시트-오프하여 자연산화막을 제거한 후 ALD 증착 장비에서 Al2O3박막을 증착하는 제 1 단계와, 상기 Al2O3박막을 반응로에서 N2O 분위기로 어닐 공정을 수행하여 상기 Al2O3박막 내의 결함 제거 및 상기 실리콘 기판과 상기 Al2O3박막사이에 옥시나이트라이드막을 형성하는 제 2 단계와, 상기 Al2O3박막 상부에 폴리 실리콘막을 증착한 후, 그 위에 WSix, TiSi2또는 텅스텐 막을 증착하여 워드라인을 형성하는 제 3 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명은 간단한 어닐 공정을 통해 신뢰성이 우수하며 게이트 누설전류가 작은 고유전체 게이트 박막을 형성할 수 있다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 게이트 산화막 형성 방법을 설명하기 위해 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 실리콘 기판 2: 필드산화막
3: 액티브 영역 4: Al2O3
5: H2O 6: TMA
7: N2O 8: 옥시나이트라이드막
9: 폴리 실리콘 10: WSix 또는 TiSi2, W
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 게이트 산화막 형성 방법을 설명하기 위해 도시한 단면도이다.
도 1(a)에서, 실리콘 기판(1) 상부의 필드 산화막(2)에 의해 분리된 액티브 영역(3)을 HF 에 의해 표면을 시트-오프(Sheet-off)하여 자연 산화막을 제거한 후 ALD 증착 장비에서 H2O(5) 와 TMA(6)(Al(CH3)3) 소스를 사용하여 Al2O3박막(4)을 50 내지 100Å 두께로 얇게 증착한다.
도 1(b)에서, 증착된 Al2O3박막(4)을 반응로에서 N2O(7) 분위기로 어닐 공정을 수행한다. 이때, 어닐 공정 온도는 활성화 산소가 충분히 나오고 써멀 버지트(Thermal budget)을 낮게 가져가기 위해 800 내지 900℃에서 수행한다.
그리고, 반응로의 용적을 고려해서 N2O(7) 가스의 플로우 비는 5 내지 20ℓ로 하고, 압력은 감압 혹은 상압분위기에서 행한다. 이때 N2O(7)가 분해되어 NO와 활성화 산소가 발생하게 되는데 이때 발생한 활성화 산소가 Al2O3박막(4) 증착시 함유되어 있는 탄소(C)와 결합하여 CO 나 CO2형태로 변하여 제거되기 때문에 Al2O3박막(4)의 누설전류 소스를 제거해 주는 효과를 가져온다.
또한, 활성화 산소는 원자 크기가 작기때문에 증착이 빨라서 Al2O3박막(4) 밑부분까지 충분히 확산하여 탄소를 제거해줄 뿐만아니라, 실리콘 기판과 반응하여 SiO2막을 형성하여 인터페이스 상태가 상태적으로 적은 Si/SiO2계면을 만들게 되고, 함께 확산하여 들어간 NO 분자에 의해 이렇게 생성된 산화막이 질화되어 전체적으로 신뢰성이 우수한 아주 얇은 옥시나이트라이드막(8)을 형성하게 되어, 핫 캐리어 스트레스에 대한 내성을 증가시키게 된다. 또한, Al2O3박막(4)에도 NO가 반응하여 미결합 Al-O 본드(bond)에 N을 효과적으로 결합하여 Al2O3박막(4)의 신뢰성을 올릴 수 있다. 또한, 상기 Al2O3박막(4) 및 옥시나이트라이드막(8) 증착시 공정 시간을 줄이기 위해 ALD 증착 장비와 RTO를 클러스터(Cluster)화 시킨 시스템을 이용하여 증착한다.
도 1(c)에서, Al2O3박막(4) 위에 폴리 실리콘막(9)을 증착한 후, 그 위에 WSix, TiSi2또는 W(텅스텐) 막(10)을 증착하여 워드라인을 형성한다.
상술한 바와 같이 본 발명은 고신뢰도 및 저누설전류의 고유전율의 게이트 유전체를 복잡한 공정을 거치지 않고 간단한 어닐 공정을 추가하여 형성시킬 수 있다. 전저 열산화막에 비해 상대적으로 유전상수가 큰 Al2O3박막을 증착하여 디렉트 터널링 전류에 의한 게이트 누설전류를 억제시킬 수 있다. 또한 Al2O3박막이 후속 N2O 가스에 의한 어닐 공정시 활성화 산소에 의해 Al2O3박막의 카본(Carbon)을 포함한 유기물이 제거되어 이에 의한 누설전류를 줄일 수 있고, 활성화 산소와 NO 분자에 의해 Al2O3박막과 실리콘 사이에 옥시나이트라이드막을 형성할 수 있어 계면 특성이 향상될 뿐만 아니라, 핫 캐리어 인잭션에 대한 내성을 증가시킬 수 있다. 또한, Al2O3박막에도 NO가 반응하여 미결합 Al-O 본드(bond)에 N을 효과적으로 결합하여 Al2O3박막의 신뢰성을 증가시켜 전반적으로 신뢰성이 향상된 고유전율을 가진 박막을 제조할 수 있다.
Claims (4)
- 필드 산화막에 의해 분리된 실리콘 기판 상부의 액티브 영역 표면을 시트-오프하여 자연산화막을 제거한 후 ALD 증착 장비에서 Al2O3박막을 증착하는 제 1 단계와,상기 Al2O3박막을 반응로에서 N2O 분위기로 어닐 공정을 수행하여 상기 Al2O3박막 내의 결함 제거 및 상기 실리콘 기판과 상기 Al2O3박막사이에 옥시나이트라이드막을 형성하는 제 2 단계와,상기 Al2O3박막 상부에 폴리 실리콘막을 증착한 후, 그 위에 WSix, TiSi2또는 텅스텐 막을 증착하여 워드라인을 형성하는 제 3 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 단계의 자연산화막은 HF 또는 BOE 으로 완전히 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 Al2O3박막은 50 내지 100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 단계 증착시 공정 시간을 줄이기 위해 ALD 증착 장비와 RTO를 클러스터화 시킨 시스템을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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