KR20010004750A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 소정의 하부 구조가 형성된 반도체 기판상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상부에 제 1 버퍼층 및 금속층을 순차적으로 형성하여 하부 전극을 형성하는 단계와, 상기 금속층 상부에 Ta2O5막을 형성하되, Ta2O5막의 형성 공정중에 질소 및 산소의 혼합 가스 분위기에서 플라즈마 처리를 실시하는 단계와, 상기 Ta2O5막 상부에 제 2 버퍼층 및 상부 전극을 형성하는 단계로 이루어져, Ta2O5막의 불순물을 줄이고 산소의 공급을 증가시켜 Ta2O5막의 유전 특성과 누설 전류 특성을 향상시킬 수 있고, 하부 전극의 산화를 억제하여 캐패시터의 등가 산화막 두께를 최대한 줄일 수 있어 캐패시터의 정전 용량을 충분히 확보할 수 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 유전체막으로 사용되는 CVD Ta2O5막의 증착중에 인시투로 질소와 산소의 혼합 가스 분위기에서 플라즈마 처리를 실시하므로써 Ta2O5막의 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
탄탈륨산화막(Ta2O5)은 기존의 DRAM 제조 공정에서 캐패시터의 유전체막으로 사용되는 ONO막(Oxide-Nitride-Oxide)보다 유전율이 5배 정도 더 크므로 1G 이상의 고집적도가 요구되는 DRAM 제조 공정에서 캐패시터의 유전체막 물질로 각광받고 있다. 특히 Ta2O5는 CVD 공정을 사용하여 높은 스텝커버러지를 얻을 수 있고, 후속 열처리 공정에 의해 유전 특성이 좋고 누설 전류가 작은 막으로 구현될 수 있다.
MIS(Metal-Insulator-Semiconductor) 구조를 갖는 Ta2O5막을 유전체막으로 사용한 캐패시터는 하부 폴리실리콘 플러그의 조밀화에 의해 셀 캐패시턴스가 3fF 이상이고, 셀 누설 전류가 1fA 이하의 특성을 얻을 수 있는 것으로 보고되고 있다.
이보다 소자의 집적도를 더욱 향상시키기 위하여 하부 전극으로 금속층을 사용한 MIM(Metal-Insulator-Metal) 구조의 Ta2O5막을 유전체막으로 사용한 캐패시터가 연구되고 있다. 그 이유는 Ta2O5막이 금속 전극위에 형성되면 결정성이 향상되어 Ta2O5막의 유전율이 증가되고, 또한 금속층의 일함수(work function)가 크므로 Ta2O5막의 누설 전류면에서도 유리하기 때문이다.
CVD Ta2O5막은 유기 불순물(organic impurity)을 포함하고 비정질상이기 때문에 그대로는 사용하지 못하고 후속 처리를 실시하여 막질을 개선시켜야 한다. 막질을 개선시키기 위한 후속 처리 공정은 저온 처리 공정과 고온 처리 공정으로 나눌 수 있다. 저온 공정으로는 산화 분위기에서 Ta2O5막내의 유기 소오스를 제거하는 플라즈마 처리, UV/O3처리가 사용되고, 고온 공정으로는 박막의 결정성을 향상시켜주는 급속 열처리등이 사용된다. MIM Ta2O5막의 처리시 산화 분위기에서 처리 온도가 증가하면 금속 하부 전극과 Ta2O5막의 계면에 금속-산화물이 형성된다. 이러한 금속-산화물은 등가 산화막 두께(equivalent oxide thickness)를 증가시켜 막의 충전 전하량을 줄이게 된다. 이렇게 되면 단위 셀내에 동작 전압에서 충분한 충전 전하량을 확보할 수 없게 되므로 데이터를 저장하는 캐패시터로서 사용할 수 없게 된다.
따라서, 본 발명은 하부 전극의 산화막 형성을 최대한 억제하면서 Ta2O5막의 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 제조 방법에 있어서, 소정의 하부 구조가 형성된 반도체 기판상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상부에 제 1 버퍼층 및 금속층을 순차적으로 형성하여 하부 전극을 형성하는 단계와, 상기 금속층 상부에 Ta2O5막을 형성하되, Ta2O5막의 형성 공정중에 질소 및 산소의 혼합 가스 분위기에서 플라즈마 처리를 실시하여 형성하는 단계와, 상기 Ta2O5막 상부에 제 2 버퍼층 및 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 Ta2O5막의 증착 방법에 따른 등가 산화막 두께와 누설 전류를 비교한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 폴리실리콘막
13 : 제 1 TiN막 14 : 금속층
15 : Ta2O5막 16 : 제 2 TiN막
17 : 상부 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 공정을 실시하여 게이트, 소오스, 드레인 및 비트라인 등이 형성되고, 이들과 상부층을 절연하기 위한 층간 절연막이 형성된 반도체 기판(11) 상부에 폴리실리콘막(12)을 형성한다. 도면에서는 편의상 캐패시터 부분만을 도시하였지만, 폴리실리콘막(12)은 층간 절연막의 선택된 영역을 식각하여 콘택 홀을 형성한 후 이를 매립하도록 형성된 폴리실리콘 플러그이다. 폴리실리콘막(12) 상부에 제 1 TiN막(13)을 형성한다. 제 1 TiN막(13) 상부에 금속층(14)을 형성하여 하부 전극을 형성한다. 금속층(14)으로는 W막, WN막 및 TiN막등이 사용된다. 제 1 TiN막(13)은 하부의 폴리실리콘막(12)과 금속층(14)과의 확산을 억제하고 접촉 저항을 줄이기 위한 버퍼층으로 100∼200Å의 두께로 형성한다. 그리고 금속층(14)으로 W막이 사용되었을 경우 400∼600Å의 두께로 형성하며, W막내에 함유된 불순물을 제거하고 하부 전극의 접촉 저항을 낮추기 위해 600℃의 질소 분위기에서 열처리 공정을 실시한다. 이때, W막에 형성될 수 있는 WO3를 HF로 제거한다.
도 1(b)는 금속층(14) 상부에 유전체막으로 Ta2O5막(15)을 형성한 상태의 단면도이다. Ta2O5막(15)은 2단계로 증착하는데, 75∼110Å의 두께로 1단계 증착하고 인시투로 플라즈마 처리를 실시한 후 다시 75∼110Å의 두께로 2단계 증착하여 최종 두께가 150∼220Å이 되도록 한다. 인시투 플라즈마 처리는 질소와 산소의 혼합 가스 분위기에서 실시하는데, 질소 가스와 산소 가스의 비는 4:1∼1:1이 되도록 한다. 이때, 플라즈마 처리는 50∼100W의 전력을 인가하여 실시한다. 이후 후속 열처리 공정을 실시한다. 후속 열처리 공정은 익스시투 플라즈마 처리, UV/O3등 400℃ 이하의 저온 열공정 또는 급속 열처리등 600℃ 이상의 고온 열공정을 실시한다.
도 1(c)는 Ta2O5막(15) 상부에 제 2 TiN막(16) 및 상부 전극(17)을 형성한 상태의 단면도이다. 상부 전극(17)으로는 폴리실리콘막 또는 금속층이 사용된다.
도 2는 Ta2O5막의 증착 방법에 따른 등가 산화막 두께와 누설 전류를 비교한 그래프이다. LPCVD 방법에 의해 Ta2O5막을 증착하는 경우에 비해 플라즈마 처리를 하는 경우 누설 전류가 감소하는 것을 알 수 있다. 또한, N2O 가스를 사용한 경우보다 질소와 산소의 혼합 가스를 사용한 경우 등가 산화막 두께가 증가하지 않음을 알 수 있다. 따라서, 질소와 산소의 혼합 가스에 의해서 금속 하부 전극의 산화가 억제되어 캐패시터의 등가 산화막 두께가 증가하지 않기 때문에 높은 정전 용량을 확보할 수 있다.
상술한 바와 같이 본 발명에 의하면 캐패시터의 유전체막으로 Ta2O5막을 형성하는 동안에 질소와 산소의 혼합 가스를 이용한 인시투 플라즈마 처리를 실시함으로써 Ta2O5막의 유기 불순물을 제거할 수 있다. 따라서, Ta2O5막의 불순물을 줄이고 산소의 공급을 증가시켜 Ta2O5막의 유전 특성과 누설 전류 특성을 향상시킬 수 있다. 또한, 하부 전극의 산화를 억제하여 캐패시터의 등가 산화막 두께를 최대한 줄일 수 있어 캐패시터의 정전 용량을 충분히 확보할 수 있다.

Claims (12)

  1. 반도체 소자의 캐패시터 제조 방법에 있어서,
    소정의 하부 구조가 형성된 반도체 기판상에 폴리실리콘막을 형성하는 단계와,
    상기 폴리실리콘막 상부에 제 1 버퍼층 및 금속층을 순차적으로 형성하여 하부 전극을 형성하는 단계와,
    상기 금속층 상부에 Ta2O5막을 형성하되, Ta2O5막의 형성 공정중에 질소 및 산소의 혼합 가스 분위기에서 플라즈마 처리를 실시하여 형성하는 단계와,
    상기 Ta2O5막 상부에 제 2 버퍼층 및 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 버퍼층은 TiN막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2 항에 있어서, 상기 TiN막은 100 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서, 상기 금속층은 W막, WN막 및 TiN막중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 4 항에 있어서, 상기 W막은 400 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서, 상기 Ta2O5막은 소정의 두께로 1단계 증착한 후 질소와 산소의 혼합 가스 분위기에서 플라즈마 처리를 실시한 후 소정 두께로 2단계 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6 항에 있어서, 상기 1단계로 증착된 Ta2O5막은 75 내지 110Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 6 항에 있어서, 상기 2단계로 증착된 Ta2O5막은 75 내지 110Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서, 상기 Ta2O5막은 150 내지 220Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1 항에 있어서, 상기 질소 가스와 산소 가스의 비율은 4:1 내지 1:1인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 1 항에 있어서, 상기 플라즈마 처리는 50 내지 100W의 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 1 항에 있어서, 상기 제 2 버퍼층은 TiN막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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