KR20010003341A - 폴리사이드 구조의 반도체소자 형성방법 - Google Patents

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Abstract

티타늄 실리사이드와 폴리실리콘이 적층된 폴리사이드구조의 반도체소자 형성방법에 대해 개시되어 있다. 본 발명에 따른 반도체소자 형성방법은 기판 상부에 게이트 산화막을 형성하고, 게이트 산화막 상부에 도프트 비정질 실리콘을 증착한 후에 도프트 비정질 실리콘막 상부에 티타늄 실리사이드막을 형성하고, 급속 열처리 공정을 실시하여 적층된 티타늄 실리사이드막의 저저항성의 상변태로 변화시킴과 동시에 하부의 도프트 비정질 실리콘을 결정화하고, 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 패터닝하여 원하는 반도체소자를 형성한다. 따라서, 본 발명은 티타늄 실리사이드 증착후에 승온 속도를 줄인 급속 열처리 방법을 실시함으로써 폴리실리콘과 티타늄실리사이드 계면의 열적인 안정성과 실리사이드의 저저항 특성을 개선을 할 수 있다.

Description

폴리사이드구조의 반도체소자 형성방법{Method of forming semiconductor device of polycide Structure}
본 발명은 반도체소자의 형성방법에 관한 것으로서, 보다 상세하게는 폴리실리콘/티타늄 실리사이드의 폴리사이드 게이트 전극을 포함하는 반도체 소자의 형성방법에 관한 것이다.
반도체 장치의 집적도가 증가할수록 금속배선의 폭이 감소하여 면저항이 증가한다. 금속 배선의 면저항이 증가하면 집적회로 내에서 신호 전송 시간이 지연된다. 그러므로, 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide) 물질이 트랜지스터의 게이트 전극에 주로 사용되고 있다.
게이트 전극에 적용된 실리사이드는 대표적으로 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 및 코발트 실리사이드(CoSi2) 등이 있다.
그 중에서도 티타늄 실리사이드는 고집적화에 따른 신호처리 속도 개선의 측면에서 기존의 텅스텐 실리사이드를 갖는 게이트 전극을 대체하여 사용될 차세대 게이트 전극의 재료이다.
도 1은 종래 기술에 의한 폴리사이드구조로서 티타늄 실리사이드 및 폴리실리콘이 적층된 트랜지스터의 게이트 전극 형성방법을 설명하기 위한 수직 단면도이다.
도 1을 참조하면 종래의 티타늄 실리사이드를 갖는 게이트 전극의 제조 공정은 다음과 같다.
먼저, 반도체기판으로서 실리콘 기판(10)위에 게이트 산화막(12)을 성장시키고, 폴리실리콘막과 티타늄 실리사이드로 구성된 폴리사이드의 게이트전극을 형성하기 위해 먼저 하부층인 폴리실리콘(14)을 증착하고 그 위에 티타늄 실리사이드막(16)을 적층한다.
그리고, 도면에 도시하지는 않았지만 게이트 마스크를 이용한 포토 리소그래피공정을 실시하여 상기 적층된 티타늄 실리사이드막(16)과 폴리실리콘막(14)을 패터닝하여 폴리사이드 구조의 게이트 전극을 형성한다.
상기의 제조 공정에 의해 형성된 게이트 전극의 티타늄 실리사이드는 티타늄 실리사이드 혼합 타겟을 이용하여 스퍼터를 이용하여 증착하게 된다. 이렇게 증착된 티타늄 실리사이드는 고저항에서 저저항으로의 상변태를 위한 열처리를 필요로 한다. 상변태를 위한 열처리 공정을 통상의 전기로(furnace)에서 실시하면 상변태뿐만 아니라 티타늄 실리사이드의 응집이 이루어지는 충분한 시간과 에너지를 제공하기 때문에 원하는 저항값보다 휠씬 큰 값을 얻게 된다.
즉, 티타늄 실리사이드는 그 열팽창 계수가 10.5×10-6℃-1로서 폴리실리콘의 열팽창 계수인 3.0×10-6℃-1에 비해서 약 3배가 크다. 이에 따라, 급속열처리 공정이 아닌 전기로를 통해서 천천히 열처리를 실시하는 경우는 티타늄 실리사이드의 응집이 쉬워서 티타늄 실리사이드의 계면이 불균일하게 형성되기 쉽다.
이를 극복하기 위하여 열처리 공정은 주로 급속 열처리 방식을 실시하고 있지만 지나치게 높은 승온 속도(ramping velocity)(대략 초당 20∼70℃)에서 비롯되는 열응력에 의해서 역시 티타늄 실리사이드와 하부의 폴리실리콘의 계면이 불균일하게 된다. 이때, 실리사이드 아래의 결정질의 폴리실리콘은 결정입도가 다양하여 상부의 티타늄 실리사이드의 결정입도 또한 다양하게 되기 때문에 열처리를 실시해서 실리사이드의 상변태를 시키게 되면 응집현상이 생길 가능성이 높게 된다.
이러한 열처리 공정에 의해 게이트 전극의 선폭이 감소하게 되며 실리사이드의 응집 현상에 의한 저항 증가가 점점 커져서 결국 실리사이드 소자 자체의 특성을 이용할 수 없게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 티타늄 실리사이드를 갖는 게이트 전극 형성시 실리사이드 하부에 비정질 실리콘을 증착하고 그 위에 티타늄 실리사이드를 형성한 후에 승온속도를 줄인 급속 열처리 방법을 실시함으로써 게이트전극의 열적인 안정성과 저저항 특성을 개선을 할 수 있는 폴리사이드구조의 반도체소자 형성방법을 제공하는 데에 있다.
도 1은 종래 기술에 의한 폴리사이드구조로서 티타늄 실리사이드 및 폴리실리콘이 적층된 트랜지스터의 게이트 전극 형성방법을 설명하기 위한 수직 단면도,
도 2a 내지 도 2c는 본 발명에 따른 티타늄 실리사이드 및 폴리실리콘이 적층된 트랜지스터의 게이트 전극 형성방법을 설명하기 위한 수직 단면도들,
도 3은 종래 방법과 본 발명에 실시되고 있는 열처리 공정 조건을 비교 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명*
100 : 실리콘 기판 102 : 게이트 산화막
104 : 도프트 비정질 실리콘막 106 : 티타늄 실리사이드막
104' : 도프트 폴리실리콘막 106' : 열처리된 티타늄 실리사이드막
G : 게이트 전극
상기 목적을 달성하기 위하여 본 발명은 도프트 폴리실리콘막과 티타늄 실리사이드막이 적층되어 패터닝된 반도체소자의 제조 방법에 있어서, 기판 상부에 게이트 산화막을 형성하는 단계와, 게이트 산화막 상부에 도프트 비정질 실리콘을 증착하는 단계와, 도프트 비정질 실리콘막 상부에 티타늄 실리사이드막을 형성하는 단계와, 급속 열처리 공정을 실시하여 적층된 티타늄 실리사이드막의 저저항성의 상변태로 변화시킴과 동시에 하부의 도프트 비정질 실리콘을 결정화하는 단계와, 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 패터닝하여 반도체소자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제조방법에 있어서, 급속 열처리 공정은 승온 속도 ν= (T2-T1)/t′와 열처리 유지시간 t= t3-t′= t2-(t′+ t1)/2에서 실시한다. 여기서 T1은 초기 온도, T2는 어닐링 온도, t′는 개선된 승온시간이고, t1은 종래의 승온 시간, t2-t1은 종래의 어닐링시간이다.
바람직하게는 급속 열처리 공정은 온도조건을 600∼1000℃, 승온 속도 ν를 10∼65℃/s, 어닐링 시간 t를 5∼50초로 두고 실시하도록 한다.
본 발명에 따르면, 티타늄 실리사이드의 상변태를 위한 급속 열처리 공정 조건의 승압 속도를 천천히 늦추고 그 하부에 비정질 실리콘을 증착하므로써 열처리 공정시 티타늄 실리사이드와 하부의 폴리실리콘의 계면이 안정되고 실리사이드의 응집 현상을 최소화한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 티타늄 실리사이드 및 폴리실리콘이 적층된 트랜지스터의 게이트 전극 형성방법을 설명하기 위한 수직 단면도들이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판으로서 실리콘 기판(100)위에 게이트 산화막(102)을 성장시키고, 폴리사이드 구조의 게이트전극을 형성하기 위해 상기 게이트 산화막(102) 상부에 도프트 비정질 실리콘(104)을 증착한다. 이때, 비정질의 실리콘(104)의 증착온도는 400℃∼580℃에서 실시하며 그 증착 두께는 500Å∼1500Å로 한다. 그 다음, 상기 도프트 비정질 실리콘막(104)에 티타늄 실리사이드(106)를 증착하는데, 그 공정은 상온에서 500℃에서 실시하며 그 두께는 300Å∼2000Å으로 한다.
도 2b에 도시된 바와 같이, 상기 티타늄 실리사이드막(106)의 저저항성의 상변태로 변화시킴과 동시에 하부의 도프트 비정질 실리콘(104)을 결정화하기 위한 급속 열처리 공정을 실시한다. 이때, 급속 열처리 공정은 승온 속도 ν= (T2-T1)/t′와 열처리 유지시간 t= t3-t′= t2-(t′+ t1)/2에서 실시한다. 여기서 T1은 초기 온도, T2는 어닐링 온도, t′는 개선된 승온시간이고, t1은 종래의 승온 시간, t2-t1은 종래의 어닐링시간이다. 예를 들면, 급속 열처리 공정은 600∼1000℃의 온도조건에서 실시하며 승온 속도 ν를 10∼65℃/s, 어닐링 시간 t를 5∼50초로 하고 실시한다. 그러면, 종래의 급속 열처리 공정에 비해 승온 속도가 늦추어져서 열응력이 감소되고 이로 인해 티타늄 실리사이드(106')와 하부의 폴리실리콘(104')의 계면이 균일하게 된다. 또한, 열처리 공정시 티타늄 실리사이드(106)의 응집현상도 최소화된다.
그리고, 도 2c에 도시된 바와 같이 게이트 마스크를 이용한 포토 리소그래피공정을 실시해서 상기 적층된 티타늄 실리사이드막(106')과 도프트 폴리실리콘막(104')을 패터닝하여 폴리사이드구조의 게이트 전극(G)을 형성한다.
그러면, 본 발명과 종래의 급속 열처리 조건을 비교하면 다음과 같다.
도 3은 종래 방법과 본 발명에 실시되고 있는 열처리 공정 조건을 비교 도시한 도면으로서, ①은 종래의 급속 열처리 공정에 의한 그래프이며 ②는 본 발명에 의해 개선된 급속 열처리 공정에 따른 그래프이다.
이를 참조하면, 종래의 급속 열처리 조건은 승온 속도 ν가 (T2-T1)/t1이며 어닐링하는 온도(T2)에서 유지시간 t가 t2-t1로 하고 실시한다. 여기서, T1은 초기 온도이며 T2는 어닐링 온도이다. 그리고, t1은 종래 승온 시간이다.
반면에, 본 발명의 개선된 열처리 조건은 승온 속도 ν가 (T2-T1)/t′이며 유지시간은 t가 t3-t′= t2-(t′+ t1)/2 이 되도록 실시한다. 그리고, t′은 t1과 t2의 중간시간인 tm이하에서 그 범위를 정하고, 어닐링 유지시간 t의 감소분은 승온 속도의 감소에 기인하는 승온 시간 증가분의 1/2로 한다.
그러므로, 종래 ①의 그래프와 본 발명의 ②그래프를 비교하면, T1에서 T2까지의 기울기인 승온 속도가 본 발명의 ②인 10∼65℃/s가 종래 ①의 20∼70℃/s보다 늦추어지므로 티타늄 실리사이드의 응집 현상이 억제되어 그 계면이 균일하게 형성된다.
상술한 바와 같이, 본 발명은 티타늄 실리사이드 증착후 실시되는 급속 열공정 공정시 그 승온 속도를 줄임으로써 열응력에 의한 티타늄 실리사이드/실리콘 계면 불균일성을 개선할 수 있으며 그 실리사이드의 상변태시 응집에 의한 저항의 증가를 억제할 수 있는 효과가 있다.
또한, 티타늄 실리사이드 하부에 비정질 실리콘을 증착하여 사용함에 따라 열처리 공정시 화학기계적 연마법을 이용한 것보다 균일한 폴리실리콘의 표면을 얻을 수 있어 폴리실리콘/ 티타늄 실리사이드의 열적인 안정성을 확보할 수 있으며 또한 티타늄 실리사이드의 저저항을 유지할 수 있을 뿐만 아니라 선폭 감소에 따른 저항 증가 현상을 억제할 수 있다.

Claims (2)

  1. 반도체기판 상부에 도프트 폴리실리콘막과 티타늄 실리사이드막이 적층되어 패터닝된 반도체소자의 제조 방법에 있어서,
    상기 기판 상부에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 도프트 비정질 실리콘을 증착하는 단계;
    상기 도프트 비정질 실리콘막 상부에 티타늄 실리사이드막을 형성하는 단계;
    급속 열처리 공정을 실시하여 상기 적층된 티타늄 실리사이드막의 저저항성의 상변태로 변화시킴과 동시에 하부의 도프트 비정질 실리콘을 결정화하는 단계; 및
    상기 적층된 티타늄 실리사이드막과 도프트 폴리실리콘막을 패터닝하여 반도체소자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 폴리사이드구조의 반도체소자 형성방법.
  2. 제 1항에 있어서, 상기 급속 열처리 공정은 온도조건을 600∼1000℃, 승온 속도를 10∼65℃/s, 어닐링 시간을 5∼50초로 두고 실시하는 것을 특징으로 하는 폴리사이드구조의 반도체소자 형성방법.
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* Cited by examiner, † Cited by third party
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