KR20000076453A - 다비트의 데이타를 기억하는 불휘발성 반도체 기억 장치 - Google Patents

다비트의 데이타를 기억하는 불휘발성 반도체 기억 장치 Download PDF

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KR20000076453A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

워드선에 판독 전압이 공급될 때 센스 래치 회로군에 의해 판독된 데이타가 각각 데이타 래치 회로군에 래치된다. 이들의 데이타는 판독 데이타 변환 회로로 전송되며 2비트 데이타로 변환된다. 이와 같이, 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행할 필요가 없기 때문에 판독 시간을 고속화할 수 있으며 소비 전력을 저감할 수 있다.

Description

다비트의 데이타를 기억하는 불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE STORING MULTI-BIT DATA}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 1개의 메모리 셀에 2비트 이상의 데이타를 기억하는 불휘발성 반도체 기억 장치에 관한 것이다.
플래시 메모리의 대용량화 기술로서 미세 가공 기술과 다치 기억 기술을 예로 들 수 있다. 여기서, 다치 기억 기술이란, 1개의 메모리 셀에 2비트 이상의 데이타를 기억시키는 것이며, 장래 대용량화가 진행됨에 따라서 중요한 기술이 된다고 생각된다.
1개의 메모리 셀에 2비트의 데이타를 기억시키는 다치 기억형의 플래시 메모리에서는 1개의 메모리 셀로부터 데이타를 판독하기 위해서 워드선에 판독 전압을 복수회 공급하고, 메모리 셀에 데이타를 기록하기 위해서 기록 전압을 복수회 공급한다. 따라서, 1개의 메모리 셀에 1비트의 데이타를 기억하는 타입의 플래시 메모리에 비하여 제1 억세스나 기록에 관한 시간이 많아진다.
Nozoe 외 "A 256Mb Multilevel Flash Memory with 2MB/sec Program Rate for Mass storage Applications" ISSCC 1999, Digest of Technical Papers, pp. 110-111은 1개의 메모리 셀에 2비트의 데이타를 기억시키는 4치 플래시 메모리를 개시하고 있다. 각 메모리 셀은 2비트의 데이타를 기억하기 위해서 4종류의 레벨을 선택적으로 보유한다. 이 플래시 메모리는 2.4V, 3.2V 또는 4.0V의 전압을 워드선에 선택적으로 인가하는 워드 디코더와, 메모리 셀 어레이의 중앙에 배치되어 양측의 비트선쌍에 접속된 센스 래치 회로와, 메모리 셀 어레이의 한쪽측에 배치되어 비트선쌍에 접속된 상위 데이타 래치 회로와, 메모리 셀 어레이의 다른쪽측에 배치되어 비트선쌍에 접속된 하위 데이타 래치 회로를 구비한다. 2.4V의 전압이 워드선에 인가되며 이에 따라 비트선쌍에 판독된 데이타는 우선 센스 래치 회로에 래치되며, 계속하여 비트선쌍을 통하여 상위 데이타 래치 회로에 전송된다. 3.2V의 전압이 워드선에 인가되며, 이에 따라 비트선쌍에 판독된 데이타는 우선 센스 래치 회로에 래치되며 계속해서 비트선쌍을 통해 하위 데이타 래치 회로에 전송된다. 4.0V의 전압이 워드선에 인가되며, 이에 따라 비트선쌍에 판독된 데이타는 센스 래치 회로에 래치된다. 계속하여, 센스 래치 회로에 래치된 데이타와 상위 데이타 래치 회로에 래치된 데이타와의 배타적 논리합이 연산되며, 그 결과가 상위 데이타 래치 회로에 재기록된다. 마지막으로, 상위 데이타 래치 회로 및 하위 데이타 래치 회로에 래치된 데이타가 2비트의 판독 데이타로서 출력된다.
상술한 플래시 메모리는 데이타를 비트선쌍을 통하여 전송하거나, 배타적 논리합 연산을 행하기 위하여 비트선쌍을 이용하고 있으므로, 판독 시간이 길어지며 소비 전력이 증대한다고 하는 문제가 있었다. 또한, 이러한 1개의 메모리 셀에 2비트의 데이타를 기억시키는 4치 플래시 메모리를 1개의 메모리 셀에 3비트의 데이타를 기억시키는 8치 플래시 메모리나 1개의 메모리 셀에 4비트의 데이타를 기억시키는 16치 플래시 메모리 등에 전개하는 것은 곤란하다고 하는 문제가 있었다.
본 발명의 목적은 판독·기록에 관한 시간이 적게 걸리도록 할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 메모리 셀 어레이와, 복수의 워드선과, 복수의 비트선쌍과, 워드선 드라이버와, 센스 래치 회로군과, (2n-1)개의 데이타 래치 회로군과, 판독 데이타 변환 회로를 구비한다. 메모리 셀 어레이는 행 및 열로 배치되며, 각각이 n(n은 2이상의 정수) 비트의 데이타를 스토어하는 복수의 메모리 셀을 구비한다. 복수의 워드선은 행으로 배치되며 각각이 대응하는 행으로 배치된 메모리 셀의 컨트롤 게이트에 접속된다. 복수의 비트선쌍은 열로 배치되며 각각이 대응하는 열로 배치된 메모리 셀의 드레인에 접속된다. 워드선 드라이버는 판독 시에 (2n-1) 종류의 판독 전압을 워드선에 선택적으로 공급한다. 센스 래치 회로군은 복수의 비트선쌍의 데이타를 래치한다. 데이타 래치 회로군의 각각은 워드선 드라이버가 (2n-1) 종류의 판독 전압 중 대응하는 1개를 워드선에 공급했을 때 센스 래치 회로군에 래치된 데이타를 래치한다. 판독 데이타 변환 회로는 데이타 래치 회로군에 래치된 데이타를 n비트의 데이타로 변환하여 판독한다.
상기 불휘발성 반도체 기억 장치에서는 (2n-1)개의 데이타 래치 회로군을 설치하였기 때문에, 판독 데이타 변환 회로는 비트선쌍이나 메모리 셀 어레이 내의 트랜지스터를 사용하는 일 없이 n 비트의 데이타로 변환할 수가 있다. 이에 따라, 메모리 셀로부터의 데이타의 판독에 관한 시간이 적게 걸리도록 할 수 있다.
바람직하게는 상기 불휘발성 반도체 기억 장치는 또한 기록 데이타 변환 회로와 기록 회로를 구비한다. (2n-1)개의 데이타 래치 회로군은 (2n-1) 비트의 데이타를 각각 래치한다. 기록 데이타 변환 회로는 메모리 셀에 기록되어야 할 데이타를 (2n-1) 종류의 기록 전압을 부여하는지의 여부를 나타내는 (2n-1)비트의 데이타로 변환한다. 기록 회로는 (2n-1)개의 데이타 래치 회로군에 래치된 데이타에 따라서 (2n-1)종류의 기록 전압을 메모리 셀에 공급한다.
상기 불휘발성 반도체 기억 장치에서는 데이타 래치 회로군이 (2n-1) 비트의 데이타를 래치하기 때문에, 기록 데이타 변환 회로는 비트선쌍이나 메모리 셀 어레이 내의 트랜지스터를 사용하는 일 없이 데이타 변환을 행할 수 있다. 이에 따라, 메모리 셀로의 데이타의 기록에 관한 시간이 적게 걸리도록 할 수 있다.
바람직하게는, 상기 복수의 비트선쌍은 개방형 구성으로 배치된다. 상기 센스 래치 회로군은 복수의 비트선쌍과 수직 방향으로 1열로 배치된다. 상기 데이타 래치 회로군은 복수의 비트선쌍과 수직 방향으로 1열로 배치된다. 센스 래치 회로군 및 데이타 래치 회로군은 서로 인접한다.
상기 불휘발성 반도체 기억 장치에서는 복수의 비트선쌍은 개방형 구성으로 배치되기 때문에, 센스 래치 회로군 및 데이타 래치 회로군을 복수의 비트선쌍과 수직 방향으로 1열로 배치할 수 있다. 또한, 센스 래치 회로군 및 데이타 래치 회로군은 서로 인접하기 때문에 회로 전체를 고집적화할 수가 있다.
바람직하게는, 상기 복수의 비트선쌍은 폴드형 구성으로 배치된 복수의 제1 비트선쌍과 복수의 제2 비트선쌍을 포함한다. 복수의 제1 비트선쌍 및 복수의 제2 비트선쌍은 행방향으로 교대로 배치된다. 제1 비트선쌍의 각각에 대응하는 센스 래치 회로군 및 데이타 래치 회로군은 복수의 제1 비트선쌍의 한쪽측으로 열방향으로 1열로 배치된다. 제2 비트선쌍 각각에 대응하는 센스 래치 회로군 및 데이타 래치 회로군은 복수의 제2 비트선쌍의 한쪽측에 또한 복수의 제1 비트선쌍의 한쪽측과 반대측에 열방향으로 1열로 배치된다.
상기 불휘발성 반도체 기억 장치에서는 센스 래치 회로군 및 데이타 래치 회로군이 중앙부에 집중하여 레이아웃이 곤란해진다고 하는 문제를 회피하면서, 회로 전체를 고집적화할 수가 있다.
바람직하게는, 상기 워드선 드라이버는 데이타를 재기록해야 하는 메모리 셀에 대응하는 워드선에 판독 전압을 공급한다. 상기 기록 회로는 기록 전압을 공급하기 전에 데이타를 재기록해야 하는 메모리 셀의 데이타를 소거한다.
상기 불휘발성 반도체 기억 장치에서는 비트선쌍이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 데이타의 재기록이 가능하다.
바람직하게는 상기 워드선 드라이버는 추가 기록을 행해야 하는 메모리 셀에 대응하는 워드선에 판독 전압을 공급한다. 상기 불휘발성 반도체 기억 장치는 또한 추가 기록 데이타 변환 회로를 구비한다. 추가 기록 데이타 변환 회로는 판독 전압이 공급되었을 때 데이타 래치 회로군에 래치된 데이타 및 추가 기록을 행해야 하는 메모리 셀에 기록해야 하는 데이타를 (2n-1) 비트의 데이타로 변환한다.
상기 불휘발성 반도체 기억 장치에서는 비트선쌍이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 추가 기록을 할 수 있다.
바람직하게는, 상기 불휘발성 반도체 기억 장치는 또한 리커버리 리드 데이타 변환 회로를 구비한다. 리커버리 리드 데이타 변환 회로는 메모리 셀에 데이타가 정상적으로 기록되지 않았을 때, 데이타 래치 회로군에 래치된 (2n-1) 비트의 데이타를 n 비트의 데이타로 변환한다.
상기 불휘발성 반도체 기억 장치에서는 비트선쌍이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 리커버리 리드를 행할 수 있다.
도 1은 본 발명의 실시예 1에 의한 플래시 메모리의 전체 구성을 나타내는 블럭도.
도 2는 도 1에 도시된 메모리 셀 어레이, 센스 래치 회로군, 데이타 래치 회로군의 배치를 나타낸 도면.
도 3은 도 1 및 도 2에 도시된 메모리 셀 어레이, 센스 래치 회로군, 데이타 래치 회로군의 배치를 나타낸 도면.
도 4는 메모리 셀에 기억된 2비트 데이타, 메모리 셀의 임계치 및 판독 전압과의 관계를 나타낸 도면.
도 5는 도 1에 도시된 판독 데이타 변환 회로의 구성을 나타내는 블럭도.
도 6은 판독 데이타 변환 회로의 입력과 출력과의 대응 관계를 나타낸 도면.
도 7은 도 1에 도시된 기록 데이타 변환 회로의 구성을 나타내는 블럭도.
도 8은 기록되는 2비트 데이타의 상위 비트, 하위 비트와 데이타 래치 회로에 전송되는 데이타와의 대응 관계를 나타낸 도면.
도 9는 도 1에 도시된 추가 기록 데이타 변환 회로의 구성을 나타내는 블럭도.
도 10은 데이타 래치 회로에 래치된 데이타와, 2비트 데이타의 상위 비트 및 하위 비트와, 출력 데이타의 대응 관계를 나타낸 도면.
도 11은 도 1에 도시된 리커버리 리드 데이타 변환 회로의 구성을 나타내는 블럭도.
도 12는 실시예 7에 따른 복수의 비트선쌍 각각에 대응하여 설치되는 센스 래치 회로, 데이타 래치 회로의 구성을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 메모리 셀 어레이
2: 어드레스 버퍼
3: 행 디코더
4: 열 디코더
5: 워드선 드라이버
6: 전압 제어 회로
7: 센스 래치 회로군
8, 9, 10: 데이터 래치 회로군
이하, 본 발명의 실시예를 도면을 참조하여 자세하게 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여서 그 설명을 반복하지 않는다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 플래시 메모리의 전체 구성을 나타내는 블럭도이다. 도 1을 참조하여 이 플래시 메모리는 1개의 메모리 셀에 2비트(4치)의 데이타를 기억하는 다치 기억형 플래시 메모리에 있어서 메모리 셀 어레이(1)와, 어드레스 버퍼(2)와, 행 디코더(3)와, 열 디코더(4)와, 워드선 드라이버(5)와, 전압 제어 회로(6)와, 센스 래치 회로군(7)과, 데이타 래치 회로군(8-10)과, 메인 증폭기 회로(11)와, 제어 회로(12)와, 판독 데이타 변환 회로(13)와, 기록 데이타 변환 회로(14)와, 추가 기록 데이타 변환 회로(15)와, 리커버리 리드 데이타 변환 회로(16)와, 커맨드 디코더(17)와, 데이타 입출력 회로(18)를 구비한다.
메모리 셀 어레이(1)는 행 및 열로 배치된 복수의 메모리 셀 MC와, 행으로 배치된 복수의 워드선 WL과, 열로 배치된 복수의 비트선쌍 BL을 포함한다. 또, 여기서는 대표적으로 1개의 메모리 셀 MC, 워드선 WL, 비트선쌍 BL을 나타내고 있다. 어드레스 버퍼(2)는 외부 어드레스 신호 EAD에 응답하여 내부 어드레스 신호를 생성한다. 행 디코더(3)는 내부 어드레스 신호에 응답하여 대응하는 행(워드선)을 선택한다. 열 디코더(4)는 내부 어드레스 신호에 응답하여 대응하는 열을 선택한다. 워드선 드라이버(5)는 전압 제어 회로(6)로부터의 전압을 행 디코더(3)에 의해 선택된 워드선에 공급한다. 전압 제어 회로(6)는 판독 전압 VRD1-VRD3을 워드선 드라이버(5)에 선택적으로 공급한다. 센스 래치 회로군(7)은 비트선쌍 BL에 판독된 데이타를 래치한다. 여기서, 센스 래치 회로군이라고 칭하고 있는 것은 복수의 비트선쌍에 대응하여 설치된 복수의 센스 래치 회로를 포함하기 때문이다. 데이타 래치 회로군(8-10)은 센스 래치 회로군(7) 또는 메인 증폭기 회로(11)로부터의 데이타를 래치한다. 여기서, 데이타 래치 회로군이라고 칭하고 있는 것은 복수의 센스 래치 회로에 대응하여 설치되며, 센스 래치 회로로부터의 데이타를 래치하는 복수의 데이타 래치 회로를 포함하기 때문이다. 메인 증폭기 회로(11)는 데이타 래치 회로군(11)으로부터의 데이타를 증폭하여 판독 데이타 변환 회로(13) 또는 리커버리 리드 데이타 변환 회로(16)로 전송하고, 기록 데이타 변환 회로(14) 또는 추가 기록 데이타 변환 회로(15)로부터의 데이타를 증폭하여 데이타 래치 회로군(8-10)으로 전송한다. 제어 회로(12)는 전압 제어 회로(6), 센스 래치 회로군(7), 판독 데이타 변환 회로(13), 기록 데이타 변환 회로(14), 추가 기록 데이타 변환 회로(15), 리커버리 리드 데이타 변환 회로(16)를 제어한다. 판독 데이타 변환 회로(13)는 센스 래치 회로군(8-10)으로부터의 3비트의 데이타를 2비트의 판독 데이타로 변환한다. 기록 데이타 변환 회로(14)는 2비트의 기록 데이타를 3비트의 데이타로 변환한다. 커맨드 디코더(17)는 외부 컨트롤 신호에 응답하여 리드, 라이트, 소거 등의 커맨드 신호를 어드레스 버퍼(2), 제어 회로(12), 데이타 입출력 회로(18)로 부여한다. 데이타 입출력 회로(18)는 변환 회로(13, 16)로부터 판독 데이타 Dout를 출력하거나 변환 회로(14, 15)에 기록 데이타 Din을 입력하기도 한다.
도 2는 도 1에 도시된 복수의 비트선쌍 각각에 대응하여 설치되는 센스 래치 회로 SL, 데이타 래치 회로 d11-d13의 구성을 나타낸 도면이다. 도 2를 참조하여, 이 비트선쌍은 개방형 구성으로 배치되며, 센스 래치 회로 SL에서 한쪽에 열방향으로 배치된 비트선 BLR과, 다른쪽에 배치된 비트선 BLL로 구성된다. 이와 같이, 비트선쌍이 개방형 구성으로 배치되기 때문에, 센스 래치 회로 SL, 데이타 래치 회로 d11-d13을 열방향으로 일렬로 인접하여 배치할 수가 있다. 센스 래치 회로 SL은 트랜지스터 T1을 통하여 비트선 BLR에 접속되며, 트랜지스터 T14를 통하여 비트선 BLL에 접속된다. 데이타 래치 회로 d11은 센스 래치 회로 SL에 인접하여 배치되며, 트랜지스터 T4, T5를 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d11은 또한 트랜지스터 T2를 통하여 입출력선 IOR1에 접속되며, 트랜지스터 T3을 통하여 입출력선 IOL1에 접속된다. 데이타 래치 회로 d12는 데이타 래치 회로 d11에 인접하여 배치되며, 트랜지스터 T8, T9를 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d12는 또한 트랜지스터 T6을 통하여 입출력선 IOR2에 접속되며 트랜지스터 T7을 통하여 입출력선 IOL2에 접속된다. 데이타 래치 회로 d13은 데이타 래치 회로 d12에 인접하여 배치되며 트랜지스터 T12, T13을 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d13은 또한 트랜지스터 T10을 통하여 입출력선 IOR3에 접속되며, 트랜지스터 T11을 통하여 입출력선 IOL3에 접속된다. 트랜지스터 T1은 신호 BLIR에 응답하여 온/오프한다. 트랜지스터 T14는 신호 BLIL에 응답하여 온/오프한다. 트랜지스터 T2, T3, T6, T7, T10, T11은 신호 YG에 응답하여 온/오프한다. 트랜지스터 T4, T5는 신호 TR1에 응답하여 온/오프한다. 트랜지스터 T8, T9는 신호 TR2에 응답하여 온/오프한다. 트랜지스터 T12, T13은 신호 TR3에 응답하여 온/오프한다.
도 3은 도 1 및 도 2에 도시된 메모리 셀 어레이(1), 센스 래치 회로군(7), 데이타 래치 회로군(8-10)의 배치를 나타낸 도면이다. 상술된 바와 같이, 이 메모리 셀 어레이의 복수의 비트선쌍 BL은 개방형 구성으로 배치된다. 즉, 1개의 비트선쌍은 센스 래치 회로군(7)에 포함되는 대응하는 센스 래치 회로를 중심으로 하여 한쪽에 열방향으로 배치된 비트선 BLR과, 다른쪽에 열방향으로 배치된 비트선 BLL로 구성된다. 메모리 셀 어레이(1)는 메모리 매트 MR, ML로 분할된다. 메모리 매트 MR은 행으로 배치된 복수의 워드선 WL과, 열로 배치된 복수의 비트선 BLR과, 행 및 열로 배치된 복수의 메모리 셀을 포함한다. 메모리 매트 ML은 행으로 배치된 복수의 워드선 WL과, 열로 배치된 복수의 비트선 BLL과, 행 및 열로 배치된 복수의 메모리 셀을 포함한다. 센스 래치 회로군(7)에 포함되는 복수의 센스 래치 회로 SL은 비트선쌍과 수직 방향 즉 행방향으로 일렬로 배치된다. 따라서, 센스 래치군(7)은 도 3에 도시된 바와 같이 비트선 BLR, BLL에 수직 방향으로 배치된다. 데이타 래치 회로군(8)에 포함되는 복수의 데이타 래치 회로 d11은 비트선쌍과 수직 방향 즉 행방향으로 일렬로 배치된다. 따라서, 데이타 래치 회로군(8)은 도 3에 도시된 바와 같이 센스 래치 회로군(7)에 인접하여, 비트선 BLR, BLL에 수직 방향으로 배치된다. 데이타 래치 회로군(9)에 포함되는 복수의 데이타 래치 회로 d12는 비트선쌍과 수직 방향 즉 행방향으로 일렬로 배치된다. 따라서, 데이타 래치 회로군(9)은 도 3에 도시된 바와 같이 데이타 래치 회로군(8)에 인접하여, 비트선 BLR, BLL에 수직 방향으로 배치된다. 데이타 래치 회로군(10)에 포함되는 복수의 데이타 래치 회로 d13은 비트선쌍과 수직 방향 즉 행방향으로 일렬로 배치된다. 따라서, 데이타 래치 회로군(10)은 도 3에 도시된 바와 같이 데이타 래치 회로군(9)에 인접하여 비트선 BLR, BLL에 수직 방향으로 배치된다.
이와 같이, 이 실시예 1에서는 비트선쌍을 개방형 구성으로 하였기 때문에, 센스 래치 회로군(7), 데이타 래치 회로군(8-10)을 중앙에 인접하여 배치할 수가 있다. 이에 따라, 회로 전체의 고집적화를 도모할 수 있다. 또, 센스 래치 회로군(7), 데이타 래치 회로군(8-10)의 인접 순서는 도 3에 도시된 것에 한정되지 않는다.
[실시예 2]
실시예 2에서는 실시예 1에 의한 플래시 메모리에서 1개의 메모리 셀에 기억된 2비트 데이타의 판독에 대하여 설명한다.
도 4는 메모리 셀에 기억된 2비트 데이타, 메모리 셀의 임계치 Vth 및 판독 전압 VRD1-VRD3과의 관계를 나타낸 도면이다. 여기서, 메모리 셀로의 2비트 데이타의 기록/판독에 대하여 간단하게 설명한다. 도 4를 참조하여, 메모리 셀에 2비트 데이타 "11"을 기억시킬 때는 그 메모리 셀을 임계치 Vth1의 상태로 한다. 메모리 셀에 2비트 데이타 "10"을 기억시킬 때는 그 메모리 셀을 임계치 Vth2의 상태로 한다. 메모리 셀에 2비트 데이타 "00"을 기억시킬 때는 그 메모리 셀을 임계치 Vth3의 상태로 한다. 메모리 셀에 2비트 데이타 "01"을 기억시킬 때는 그 메모리 셀을 임계치 Vth4의 상태로 한다. 즉, 메모리 셀의 임계치가 Vth1이면 그 메모리 셀에는 2비트 데이타 "11"이 기록되어 있으며 메모리 셀의 임계치가 Vth2이면 2비트 데이타 "10"이 메모리 셀의 임계치가 Vth3이면 2비트 데이타 "00"이 메모리 셀의 임계치가 Vth4이면 2비트 데이타 "01"이 각각 기록되어 있다. 여기서는, 2비트 데이타 "11"이 기록된 상태를 소거 상태로 한다. 이러한 방식으로 하여 메모리 셀에 기록된 데이타를 판독할 때는 메모리 셀의 컨트롤 게이트에 판독 전압을 공급한다. 우선, 판독 전압 VRD1을 공급한다. 이 때, 메모리 셀에 기록되어 있는 데이타가 "11"이면 그 메모리 셀이 온이 되어 비트선의 전압이 변화한다. 이것을 센스 래치 회로가 검출한다. 메모리 셀에 기록되어 있는 데이타가 "11" 이외일 때는 메모리 셀에 전류는 흐르지 않으며 비트선의 전압은 변화하지 않는다. 계속해서, 판독 전압 VRD2를 공급한다. 이 때, 메모리 셀에 기록되어 있는 데이타가 "11" 혹은 "10"이면 그 메모리 셀이 온이 되어 비트선의 전압이 변화한다. 이것을 센스 래치 회로가 검출한다. 메모리 셀에 기록되어 있는 데이타가 "00" 혹은 "01"일 때는 메모리 셀에 전류는 흐르지 않으며 비트선의 전압은 변화하지 않는다. 계속해서, 판독 전압 VRD3을 공급한다. 이 때, 메모리 셀에 기록되어 있는 데이타가 "11" 혹은 "10" 혹은 "00"이면 그 메모리 셀이 온이 되어 비트선의 전압이 변화한다. 이것을 센스 래치 회로가 검출한다. 메모리 셀에 기록되어 있는 데이타가 "01"일 때는 메모리 셀에 전류는 흐르지 않으며 비트선의 전압은 변화하지 않는다. 이상, 3회의 판독 전압의 공급의 결과에서 메모리 셀에 기록되어 있는 데이타를 결정한다.
도 5는 도 1에 도시된 판독 데이타 변환 회로(13)의 구성을 나타내는 블럭도이다. 도 5를 참조하여, 판독 데이타 변환 회로(13)는 인버터(21, 23)와, EX-OR 회로(22)를 포함한다. 인버터 IV21은 데이타 래치 회로 d12에 래치된 데이타 DL2를 반전하여 이것을 상위 비트 데이타 U로서 출력한다. EX-OR 회로(22)는 데이타 래치 회로 d11에 래치된 데이타 DL1과 데이타 래치 회로 d13에 래치된 데이타 DL3의 배타적 논리합을 출력한다. 인버터(23)는 EX-OR 회로(22)의 출력을 반전하여 하위 비트 데이타 L로서 출력한다. 도 6에 판독 데이타 변환 회로(13)의 입력 DL1-DL3과 출력 U, L과의 대응 관계를 나타낸다.
다음에, 도 1-도 3에 도시된 플래시 메모리의 1개의 메모리 셀에 기억된 2비트 데이타의 판독에 대하여 설명한다.
여기서는 메모리 셀에 기억된 2비트 데이타 "00"을 판독하는 경우를 예로 설명한다. 도 3을 참조하여 이 메모리 셀은 메모리 매트 MR에 포함되어 있게 된다.
도 2를 참조하여, 비트선 BLR을 1V, 비트선 BLL을 0.5V에 프리차지한다. 도 1에 도시된 워드선 드라이버(5)에 의해 데이타를 판독하는 메모리 셀이 배치된 워드선에 판독 전압 VRD1이 공급된다. 판독 전압 VRD1은 도 4에 도시된 크기이다. 따라서, 이 메모리 셀은 온이 되지 않고 도 2에 도시된 비트선 BLR은 1V 그대로이다. 이하, 도 2를 참조하여 신호 BLIR, BLIL이 활성이 되며 트랜지스터 T1, T14가 온이 된다. 센스 래치 회로 SL에는 데이타 "1"이 래치된다. 그리고, 신호 BLIR, BLIL이 불활성이 되어 트랜지스터 T1, T14가 오프가 된다. 다음에, 신호 TR1이 활성이 되며 트랜지스터 T4, T5가 온이 된다. 이에 따라, 센스 래치 회로 SL에 래치된 데이타 "1"이 데이타 래치 회로 d11에 래치된다. 그 후 신호 TR1이 불활성이 되어 트랜지스터 T4, T5가 오프가 된다.
도 2를 참조하여, 비트선 BLR을 1V, 비트선 BLL을 0.5V에 프리차지한다. 다음에, 도 1에 도시된 워드선 드라이버(5)에 의해 데이타를 판독하는 메모리 셀이 배치된 워드선에 판독 전압 VRD2가 공급된다. 판독 전압 VRD2는 도 4에 도시된 크기이다. 따라서, 이 메모리 셀은 온이 되지 않으며 도 2에 도시된 비트선 BLR은 1V 그대로이다. 이하, 도 2를 참조하여 신호 BLIR, BLIL이 활성이 되며 트랜지스터 T1, T14가 온이 된다. 센스 래치 회로 SL에는 데이타 "1"이 래치된다. 그리고, 신호 BLIR, BLIL이 불활성이 되어 트랜지스터 T1, T14가 오프가 된다. 다음에, 신호 TR2가 활성이 되어 트랜지스터 T8, T9가 온이 된다. 이에 따라, 센스 래치 회로 SL에 래치된 데이타 "1"이 데이타 래치 회로 d12에 래치된다. 그 후 신호 TR2가 불활성이 되어 트랜지스터 T8, T9가 오프가 된다.
도 2를 참조하여, 비트선 BLR을 1V, 비트선 BLL을 0.5V에 프리차지한다. 다음에, 도 1에 도시된 워드선 드라이버(5)에 의해 데이타를 판독하는 메모리 셀이 배치된 워드선에 판독 전압 VRD3이 공급된다. 판독 전압 VRD3은 도 4에 도시된 크기이다. 따라서, 이 메모리 셀은 온이 되며 도 2에 도시된 비트선 BLR의 전압은 저하한다. 이하, 도 2를 참조하여 신호 BLIR, BLIL이 활성이 되며 트랜지스터 T1, T14가 온이 된다. 센스 래치 회로 SL에는 데이타 "0"이 래치된다. 그리고, 신호 BLIR, BLIL이 불활성이 되며 트랜지스터 T1, T14가 오프가 된다. 다음에, 신호 TR3이 활성이 되며 트랜지스터 T12, T13이 온이 된다. 이에 따라, 센스 래치 회로 SL에 래치된 데이타 "0"이 데이타 래치 회로 d13에 래치된다. 그 후 신호 TR3이 불활성이 되며 트랜지스터 T12, T13이 오프가 된다.
다음에, 도 2를 참조하여, 신호 YG가 활성이 되며 트랜지스터 T2, T3, T6, T7, T10, T11이 온이 된다. 데이타 래치 회로 d11에 래치된 데이타가 입출력선쌍 IOR1, IOL1에 전송되며 데이타 래치 회로 d12에 래치된 데이타가 입출력선쌍 IOR2, IOL2에 전송되며, 데이타 래치 회로 d13에 래치된 데이타가 입출력선쌍 IOR3, IOL3에 전송된다. 입출력선쌍 IOR1-IOR3, IOL1-IOL3에 전송된 데이타는 도 1에 도시된 메인 증폭기 회로(11)에 의해 증폭되어 판독 데이타 변환 회로(13)으로 전송된다. 판독 데이타 변환 회로(13)로의 입력은 DL1이 "1", DL2가 "1", DL3이 "0"이므로 2비트 데이타 "00"이 출력 데이타 Dout로서 출력 패드에 출력된다.
이상과 같이, 이 실시예 2에서는 센스 래치 회로 SL에 래치된 판독 데이타는 비트선을 통하지 않고서 데이타 래치 회로 d11-d13에 공급된다. 또한, 데이타 래치 회로 d11-d13에 래치된 데이타 DL1-DL3은 판독 데이타 변환 회로(13)에 의해서 2비트의 판독 데이타로 변환된다. 이와 같이, 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 할 필요가 없기 때문에, 판독 시간을 고속화할 수가 있으며 소비 전력을 저감할 수 있다.
또한, 장래 다치의 수를 늘리는 경우라도(예를 들면, 4비트나 8비트의 데이타를 1개의 메모리 셀에 기억시키는 것과 같은 경우), 데이타 래치 회로의 수를 늘릴 뿐이며 대응 가능해진다.
[실시예 3]
실시예 3에서는 실시예 1에 따른 플래시 메모리에서 1개의 메모리 셀로의 2비트 데이타의 기록에 대하여 설명한다.
도 7은 도 1에 도시된 기록 데이타 변환 회로(14)의 구성을 나타내는 블럭도이다. 도 7을 참조하여, 기록 데이타 변환 회로(14)는 AND 회로(31)와, 인버터(32)와, NAND 회로(33)를 포함한다. AND 회로(31)는 2비트 데이타의 상위 비트 U와 하위 비트 L과의 논리곱을 출력한다. AND 회로(31)의 출력은 데이타 래치 회로 d11로 전송된다. 인버터 IV32는 2비트 데이타의 상위 비트 U를 반전한다. NAND 회로(33)는 인버터(32)의 출력과 2비트 데이타의 하위 비트 L과의 NAND를 출력한다. NAND 회로(33)의 출력은 데이타 래치 회로 d13으로 전송된다. 기록 데이타 변환 회로(14)는 또한 2비트 데이타의 상위 비트 U를 데이타 래치 회로 d12로 전송한다.
기록되는 2비트 데이타의 상위 비트 U, 하위 비트 L과 데이타 래치 회로 d11-d13에 전송되는 데이타 DL1-DL3과의 대응 관계를 도 8에 나타낸다.
다음에, 메모리 셀로의 데이타의 기록에 대하여 설명한다. 여기서는 도 3에 도시된 메모리 매트 MR이 선택되게 된다.
(1) 외부로부터 입력된 2비트 데이타 U, L이 기록 데이타 변환 회로(14)에 의해 3비트의 데이타 DL1-DL3으로 변환된다. 데이타 DL1-DL3은 메인 증폭기 회로(11)에 의해 증폭된 후, 도 2에 도시된 입출력선 IOL1-IOL3측으로부터 각각 데이타 래치 회로 d11-d13에 입력되며 래치된다.
(2) 데이타 래치 회로 d11에 래치된 데이타 DL1이 센스 래치 회로 SL에 전송되어 래치된다.
(3) 센스 래치 회로 SL에 래치된 데이타가 "0"인 비트선에 "10"의 레벨을 기록한다.
(4) 메모리 셀에 "10"의 레벨이 기록되었는지의 검증을 행한다. 기록된 메모리 셀에 대응하는 센스 래치 회로 SL에 "1"을 셋트하여 센스 래치 회로 SL의 데이타에 "0"이 있는 경우는 (3)으로 되돌아간다.
(5) 데이타 래치 회로 d12에 래치된 데이타 DL2를 센스 래치 회로 SL에 래치한다.
(6) 센스 래치 회로 SL의 데이타가 "0"의 비트선에 "00"의 레벨을 기록한다.
(7) 메모리 셀에 "00"의 레벨이 기록되었는지의 검증을 행한다. 기록된 메모리 셀에 "1"을 셋트하여 센스 래치 회로 SL의 데이타에 "0"이 있는 경우는 (6)으로 되돌아간다.
(8) 데이타 래치 회로 d13에 래치된 데이타 DL3을 센스 래치 회로 SL에 래치한다.
(9) 센스 래치 회로 SL의 데이타가 "0"의 비트선에 "01"의 레벨을 기록한다.
(10) 메모리 셀에 "01"의 레벨이 기록되었는지의 검증을 행한다. 기록된 셀의 센스 래치 회로 SL에 "1"을 셋트하여 센스 래치 회로 SL의 데이타에 "0"이 있는 경우는 (9)로 되돌아간다.
이상과 같이, 이 실시예 3에서는 기록 데이타 변환 회로(14), 데이타 래치 회로 DL1-DL3을 설치하였기 때문에, 메모리 셀에 기록하는 2비트의 데이타는 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 메모리 셀에 기록된다. 따라서 기록 시간을 고속화할 수가 있으며 소비 전력을 저감할 수 있다.
또한, 장래 다치의 수를 늘리는 경우라도(예를 들면, 4비트나 8비트의 데이타를 1개의 메모리 셀에 기억시키는 것과 같은 경우), 데이타 래치 회로의 수를 늘리는 것만으로 대응 가능해진다.
[실시예 4]
실시예 4에서는 실시예 1에 따른 플래시 메모리에서 메모리 셀의 데이타가 재기록에 대하여 설명한다. 여기서는 도 3에 도시된 메모리 매트 MR이 선택되게 된다.
(1) 실시예 2에 나타낸 것과 마찬가지로 하여 메모리 셀로부터 데이타 래치 회로 d11-d13에 데이타를 판독한다.
(2) 외부로부터 입력된 데이타를 상기 데이타 래치 회로 d11-d13의 어드레스에 기록의 연산 처리를 하여 데이타 래치 회로 d11-d13에 기록한다.
(3) 메모리 셀을 소거한다.
(4) 실시예 3에 나타낸 바와 마찬가지로 하여 메모리 셀에 각각의 레벨을 기록한다.
이상과 같이, 이 실시예 4에서는 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 재기록을 할 수 있다. 따라서, 판독 시간을 고속화할 수가 있으며 소비 전력을 저감할 수 있다.
또한, 장래 다치의 수를 늘리는 경우라도(예를 들면, 4비트나 8비트의 데이타를 1개의 메모리 셀에 기억시키는 것과 같은 경우), 데이타 래치 회로의 수를 늘리는 것만으로 대응 가능해진다.
[실시예 5]
실시예 5에서는 실시예 1에 따른 플래시 메모리에서의 추가 기록에 대하여 설명한다.
도 9는 도 1에 도시된 추가 기록 데이타 변환 회로(15)의 구성을 나타내는 블럭도이다. 도 9를 참조하여, 추가 기록 데이타 변환 회로(15)는 AND 회로(41, 43, 46)와, 인버터(42, 44, 45)와, NOR 회로(47)를 포함한다. 인버터(42)는 데이타 래치 회로 d11에 래치된 데이타 DL1을 반전한다. AND 회로(41)는 2비트 데이타의 상위 비트 U, 하위 비트 L, 인버터(42)의 출력의 논리곱을 출력한다. AND 회로(41)의 출력은 데이타 DL11이 된다. 인버터(44)는 데이타 래치 회로 d12에 래치된 데이타 DL2를 반전한다. AND 회로(43)는 2비트 데이타의 상위 비트 U, 인버터(44)의 출력의 논리곱을 출력한다. AND 회로(43)의 출력은 데이타 DL21이 된다. 인버터(45)는 2비트 데이타의 상위 비트 U를 반전한다. AND 회로(46)는 인버터(45)의 출력, 2비트 데이타의 하위 비트 L의 논리곱을 출력한다. NOR 회로(47)은 AND 회로(46)와 데이타 래치 회로 d13에 래치된 데이타 DL3과의 NOR을 출력한다. NOR 회로(47)의 출력은 데이타 DL31이 된다.
도 10은 데이타 래치 회로 d11-d13에 래치된 데이타 DL1-DL3과, 2비트 데이타의 상위 비트 U 및 하위 비트 L과, 출력 데이타 DL11-DL31의 대응 관계를 나타낸 도면이다.
다음에, 메모리 셀로의 추가 기록에 대하여 설명한다. 여기서는 도 3에 도시된 메모리 매트 MR이 선택되게 된다.
(1) 실시예 2에 나타낸 바와 마찬가지로 하여 데이타 래치 회로 d11-d13에 데이타가 판독된다.
(2) 데이타 래치 회로 d11-d13에 래치된 데이타 DL1-DL3, 입력된 2비트 데이타의 상위 비트 U 및 하위 비트 L에 기초하여 추가 기록 데이타 변환 회로(15)에 의해 연산 처리가 행해지며 데이타 DL11-DL31이 생성된다.
(3) DL11이 데이타 래치 회로 DL1에 DL21이 데이타 래치 회로 DL2에 DL31이 데이타 래치 회로 DL3에 각각 래치된다.
(4) 메모리 셀을 완전히 소거하지 않는다.
(5) 실시예 3에 나타낸 바와 마찬가지로 하여 메모리 셀에 각각의 레벨을 기록한다.
이상과 같이, 이 실시예 5에서는 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 추가 기록을 할 수 있다. 따라서 판독 시간을 고속화할 수가 있으며 소비 전력을 저감할 수 있다.
또한, 장래 다치의 수를 늘리는 경우라도(예를 들면, 4비트나 8비트의 데이타를 1개의 메모리 셀에 기억시키는 것과 같은 경우), 데이타 래치 회로의 수를 늘리는 것만으로 대응 가능해진다.
[실시예 6]
실시예 6에서는 실시예 1에 따른 플래시 메모리에서의 리커버리 리드에 대하여 설명한다.
도 11은 도 1에 도시된 리커버리 리드 데이타 변환 회로(16)의 구성을 나타내는 블럭도이다. 도 11을 참조하여, 리커버리 리드 데이타 변환 회로(16)은 인버터(51, 52, 54)와, EX-OR 회로(53)를 포함한다. 인버터(51)는 데이타 래치 회로 d12에 래치된 데이타 DL2를 반전한다. 인버터(52)는 인버터(51)의 출력을 반전하여 인버터(52)의 출력은 2비트 데이타의 상위 비트 U가 된다. EX-OR 회로(53)는 데이타 래치 회로 d11에 래치된 데이타 DL1과 데이타 래치 회로 d13에 래치된 데이타 DL3과의 배타적 논리합을 출력한다. 인버터(54)는 EX-OR 회로(54)의 출력을 반전한다. 인버터(54)의 출력은 2비트 데이타의 하위 비트가 된다.
다음에, 리커버리 리드에 대하여 설명한다. 여기서는 도 3에 도시된 메모리 매트 MR이 선택되게 된다.
기록 에러가 발생할 때 데이타 래치 회로 d11-d13에 래치되어 있는 데이타 DL1-DL3을 전술한 리커버리 리드 데이타 변환 회로(16)에 입력하여 연산 처리를 행하고 그 결과 2비트 데이타를 출력 패드에 출력한다.
이상과 같이, 이 실시예 6에서는 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 리커버리 리드를 할 수 있다. 따라서, 판독 시간을 고속화할 수 있으며 소비 전력을 저감할 수 있다.
또한, 장래 다치의 수를 늘리는 경우라도(예를 들면, 4비트나 8비트의 데이타를 1개의 메모리 셀에 기억시키는 것과 같은 경우), 데이타 래치 회로의 수를 늘리는 것만으로 대응 가능해진다.
[실시예 7]
도 2 및 도 3에 도시된 구성에서는 복수의 센스 래치 회로 SL, 복수의 데이타 래치 회로 d11, d12, d13이 중앙부에 집중하여 레이아웃이 곤란해진다고 하는 문제가 있다. 이 실시예 7은 이 문제를 해결하는 것을 목적으로 한다.
도 12는 실시예 7에 따른 복수의 비트선쌍 각각에 대응하여 설치되는 센스 래치 회로 SL, 데이타 래치 회로 d11-d13의 구성을 나타낸 도면이다. 도 12를 참조하여 복수의 비트선쌍은 폴드형 구성으로 배치되는 복수의 비트선쌍 BL1, /BL1 및 BL2, /BL2를 포함한다. 도면 중에는 1조의 비트선쌍 BL1, /BL1, BL2, /BL2만 나타나지만, 복수의 비트선쌍 BL1, /BL1과 복수의 비트선쌍 BL2, /BL2가 행방향으로 교대로 배치된다. 복수의 비트선쌍 BL1, /BL1 각각에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 설치된다. 이들은 비트선쌍 BL1, /BL1의 한쪽측에 열방향으로 일렬로 배치된다. 복수의 비트선쌍 BL2, /BL2 각각에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 설치된다. 이들은 비트선쌍 BL2, /BL2의 한쪽측에 있어서 또한 비트선쌍 BL1, /BL1에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 설치되는 측과 반대측에 열방향으로 일렬로 배치된다.
다음에, 비트선쌍 BL1, /BL1에 대응하여 설치된 센스 래치 회로 SL, 데이타 래치 회로 d11-d13의 접속 관계에 대하여 설명한다.
센스 래치 회로 SL은 트랜지스터 T1을 통하여 비트선쌍 BL1, /BL1에 접속된다. 데이타 래치 회로 d13은 센스 래치 회로 SL에 인접하여 배치되며 트랜지스터 T12, T13을 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d13은 또한 트랜지스터 T10을 통하여 입출력선 IO3에 접속되며, 트랜지스터 T11을 통하여 입출력선/IO3에 접속된다. 데이타 래치 회로 d12는 데이타 래치 회로 d13에 인접하여 배치되며 트랜지스터 T8, T9를 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d12는 또한 트랜지스터 T6을 통하여 입출력선 IO2에 접속되며, 트랜지스터 T7을 통하여 입출력선/IO2에 접속된다. 데이타 래치 회로 d11은 데이타 래치 회로 d12에 인접하여 배치되며, 트랜지스터 T4, T5를 통하여 센스 래치 회로 SL에 접속된다. 데이타 래치 회로 d11은 또한 트랜지스터 T2를 통하여 입출력선 IO1에 접속되며, 트랜지스터 T3을 통하여 입출력선/IO1에 접속된다. 트랜지스터 T1은 신호 BLI1에 응답하여 온/오프한다. 트랜지스터 T2, T3, T6, T7, T10, T11은 신호 YG에 응답하여 온/오프한다. 트랜지스터 T4, T5는 신호 TR1에 응답하여 온/오프한다. 트랜지스터 T8, T9는 신호 TR2에 응답하여 온/오프한다. 트랜지스터 T12, T13은 신호 TR3에 응답하여 온/오프한다.
비트선쌍 BL2, /BL2에 대응하여 설치된 센스 래치 회로 SL, 데이타 래치 회로 d11-d13의 접속 관계에 대해서도 전술한 비트선쌍 BL1, /BL1에 대한 것과 마찬가지이다.
비트선쌍 BL1, /BL1, BL2, /BL2 각각에는 열방향으로 배치되며, 소스 및 드레인이 공통으로 접속된 병렬 형태의 복수의 메모리 셀 MC가 열방향으로 여러개 배치된다. 병렬 형태의 복수의 메모리 셀 MC의 공통 접속된 드레인은 트랜지스터 Qs1을 통하여 대응하는 비트선에 접속된다. 공통 접속된 소스는 트랜지스터 Qs2를 통하여 접지점 또는 마이너스 전압에 접속된다.
이상과 같이, 이 실시예 7에서는 복수의 비트선쌍은 폴드형 구성으로 배치되는 복수의 비트선쌍 BGL1, /BL1과 BL2, /BL2가 행방향으로 교대로 배치된다. 복수의 비트선쌍 BL1, /BL1 각각에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 비트선쌍 BL1, /BL1 한쪽측에 열방향으로 일렬로 배치된다. 복수의 비트선쌍 BL2, /BL2 각각에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 비트선쌍 BL2, /BL2 한쪽측에 있어서 또한 비트선쌍 BL1, /BL1에 대응하여 센스 래치 회로 SL, 데이타 래치 회로 d11-d13이 설치되는 측과 반대측에 열방향으로 일렬로 배치된다.
따라서, 복수의 센스 래치 회로 SL, 복수의 데이타 래치 회로 d11, d12, d13이 중앙부에 집중하여 레이아웃이 곤란해진다고 하는 문제를 회피하면서 회로 전체를 고집적화할 수가 있다.
또, 이상과 같이 구성된 플래시 메모리에서도 실시예 2 내지 실시예 6에서 나타낸 것과 마찬가지로, 비트선이나 메모리 셀 어레이 내의 트랜지스터를 사용한 연산 처리를 행하는 일 없이 판독, 기록, 재기록, 추가 기록, 리커버리 리드를 행할 수 있는 것은 분명하다.
상기 실시예 1 ∼ 7에서는 1개의 메모리 셀에 2비트의 데이타를 기억시키는 4치 플래시 메모리를 예로 들었지만, 본 발명은 1개의 메모리 셀에 n(n은 2 이상의 정수)비트의 데이타를 기억시키는 2n치 불휘발성 반도체 기억 장치에 적용할 수가 있다. 1개의 메모리 셀에 3비트의 데이타를 기억시키는 8치 메모리에는 7개의 데이타 래치 회로군을 설치하면 좋으며, 1개의 메모리 셀에 4비트의 데이타를 기억시키는 16치 메모리에는 15개의 데이타 래치 회로군을 설치하면 좋다. 결국, 1개의 메모리 셀에 n비트의 데이타를 기억시키는 2n치 메모리에는 (2n-1)개의 데이타 래치 회로군을 설치하면 좋다.

Claims (3)

  1. 불휘발성 반도체 기억 장치에 있어서,
    행 및 열로 배치되며, 각각이 n(n은 2이상의 정수)비트의 데이타를 기억하는 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    행으로 배치되며 각각이 대응하는 행에 배치된 메모리 셀의 컨트롤 게이트에 접속된 복수의 워드선과,
    열로 배치되며 각각이 대응하는 열에 배치된 메모리 셀의 드레인에 접속된 복수의 비트선쌍과,
    판독시에 (2n-1) 종류의 판독 전압을 상기 워드선에 선택적으로 공급하는 워드선 드라이버와,
    상기 복수의 비트선쌍의 데이타를 래치하는 센스 래치 회로군과,
    각각이 상기 워드선 드라이버가 상기 (2n-1) 종류의 판독 전압 중 대응하는 1개를 상기 워드선에 공급했을 때 상기 센스 래치 회로군에 래치된 데이타를 래치하는 (2n-1)개의 데이타 래치 회로군과,
    상기 데이타 래치 회로군에 래치된 데이타를 상기 n 비트의 데이타로 변환하여 판독하는 판독 데이타 변환 회로
    를 구비하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 비트선쌍은 개방형 구성으로 배치되며,
    상기 센스 래치 회로군은 상기 복수의 비트선쌍과 수직 방향으로 1열로 배치되며,
    상기 데이타 래치 회로군은 상기 복수의 비트선쌍과 수직 방향으로 1열로 배치되며,
    상기 센스 래치 회로군 및 상기 데이타 래치 회로군은 서로 인접하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 비트선쌍은 폴드형 구성으로 배치된 복수의 제1 비트선쌍과 복수의 제2 비트선쌍을 포함하고,
    상기 복수의 제1 비트선쌍 및 상기 복수의 제2 비트선쌍은 행방향으로 교대로 배치되며,
    상기 제1 비트선쌍 각각에 대응하는 센스 래치 회로군 및 데이타 래치 회로군은 상기 복수의 제1 비트선쌍의 한쪽측에 열방향으로 1열로 배치되며,
    상기 제2 비트선쌍 각각에 대응하는 센스 래치 회로군 및 데이타 래치 회로군은 상기 복수의 제2 비트선쌍의 한쪽측에서 또한 상기 복수의 제1 비트선쌍의 한쪽측과 반대측에 열방향으로 1열로 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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