TW451207B - Nonvolatile semiconductor memory device - Google Patents

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TW451207B
TW451207B TW088119922A TW88119922A TW451207B TW 451207 B TW451207 B TW 451207B TW 088119922 A TW088119922 A TW 088119922A TW 88119922 A TW88119922 A TW 88119922A TW 451207 B TW451207 B TW 451207B
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TW
Taiwan
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data
circuit
bit
bit line
latch circuit
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TW088119922A
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Takahiro Tsuruda
Akira Hosogane
Original Assignee
Mitsubishi Electric Corp
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Description

451 20 7 五、發明說明（l) -- [發明之背景] 發明之領域 本發明有關於非揮發性半導體記憶裝置，亦即有關於在 1個記憶單元記憶2位元以上之資料之非揮發性半導體圮憶 裝置。 ° 背景技術之說明 味速e己.憶器之大容量化技術有微細加工技術和多值記憶 技術等。在此處之多值記憶技術是在1個記憶單元記憶2位 元以上之資料，隨著將來朝向大容量化進步，將成為重要 之技術β 對於在1個記憶單元記憶2位元之資料之多值記憶型之快 速記憶器’要從1個記憶單元讀出資料時，將讀出電壓對 子線供給多次’要將資料寫入到記憶單元時，將寫入電壓 供給多次。因此，當與在1個記憶單元記憶1位元之資料之 快速記憶器比較時，存取和寫入所需之時間變成較多。 在Nozoe 等之"A 256Mb Multilevel Flash Memory with 2MB/sec Program Rate for Mass Storage Applications ISSCC 1999, Digest of Technical Papers, pp. 110-111中，揭示有在1個記憶單元記憶2位元之資料之4值快速 記憶器。各個記憶單元為著記憶2位元之資料，所以選擇 性的保持4種之位準。該快速記憶器具備有：字解碼器，用 來將2. 4V，3. 2V ’ 4. 0V之電壓選擇性的施加到字線；感測 閂鎖電路’被配置在記憶單元陣列之中央，連接到兩側之 位元線對偶；上位資料閂鎖電路，被配置在記憶單元陣列
88119922.ptd 第4頁 451207 _ ______ 五、發明說明（2) " ' 之 方，連接到位元線對偶；和下位資料閂鎖電路，被配 置在記憶單元之另外一方’連接到位元線對偶。將2. 4 V之 電壓施加到字線，用來使讀出到位元線對偶之資料’首先 被問鎖在感蜊閂鎖電路，然後經由位元線對偶轉送到上位 資料問鎖電路。將3. 2 V之電壓施加到字線，用來使讀出到 位元線對偶之資料’首先被閂鎖在感測閂鎖電路，然後經 由位3線對偶轉送到下位資料閂鎖電路。將4. 0V之電壓施 加到字線’用來使讀出到位元線對偶之資料，被閂鎖在感 測閃鎖電路。然後，對被閂鎖在感測閂鎖電路之資料和被 閃鎖在上位資料閂鎖電路之資料，進行互斥邏輯和演算， 將其結杲寫回到上位資料閂鎖電路。最後，將被閂鎖在上 位資料閂鎖電路和下位資料閃鎖電路之資料輪出作為2位 元之讀出資料。 上述之快速記憶器因為經由位元線對偶轉送資料，和使 用位元線對偶進行互斥邏輯和演算，所以讀出時間變長， 消耗電力增大為其問題。另外，要將此種以1個記憶單元 ，憶2位元之資料之4值快速記憶器，展開成為以1個記情 單元記憶3位元之資料之8值快速記憶器或以1個記憶單^ 記憶4位元之資料之1 6值快速記憶器會有困難為其問題。 [發明之概要] 本發明之目的是提供可以使讀出/寫入所需之時間減少 之非揮發性半導體記憶裝置。 ^ 依照本發明之#揮發性半導體記憶裝置具有記憶單元陣 列’多個字線，多個位元線對偶’字線驅動器，感測問鎖
451 20 ? 五、發明說明（3) J。：檜(5—1)個之資料閂鎖電路群’和讀出資料變換裝 別用來陣列具有多個記憶單元被配置成列和行，分 (η為2以上之整數)位元之資料。多個字線被 門極，，分別連接到被配置在對應列之記憶單元之控制 i應行ΐ個=㈣偶被配置成行，分別連接到被配置在 (2匕1)稀j己_早兀之吸極。字線驅動器在讀出時用來將 鎖電it /電壓選擇性地供給到上述之字線。感測問 鎖電路Ϊ ί問鎖上述之多個位元線對偶之資料。資料閃 G電=1固，當上述之字線驅動器將上述(Π)種之 上述之;ί!丨 應1種，供給到上述之字線時，用來岡鎖 用Gin鎖電路群所閃鎖之資料。讀出資料變換電路 變換成為卜ΐ之貧科問鎖電路群所閂鎖之資料，藉以將其 雙供或為上述之η位元之資料。 個發性半導體記憶裝置中，因為設有(2η-” f枓閂鎖電路群，所以讀出資料變換 位:線對偶和記憶單元陣列内之電晶Μ ,就可以 ；^^。。利用這種方式可以減少從記憶單元讀出資 料Σ:電:;ί: ί:發料裝二 =以 用來_㈣個位元之i料。) = ; = 群分； ΐ示:料’變換成為（2η~υ位元之資料藉以 (2η ： 種之寫入電壓。寫入電路用來將 (2 —1)個之-貝料問鎖電路群所閃鎖之資料之對應之
4^1207
五、發明說明u) 種之寫入電懕， 門…电堙，供給到記憶單元。 路上?:::資導：記憶裝置中，®為資料問鎖電 ^用位元線對偶元;;需 資料變換。利用這種方弋 」内之電曰曰體沈可从進行 元所需之時間。 式τ以減少將資料寫入到記憶單 之線對偶以開放型構造配置。上述 成1行。上述之λ 位元線對偶之垂直方向被配置 方向被配置成丨行。烕 f兀線對偶之垂直 相鄰接。 饮一閂鎖電路群和資料閂鎖電路群互 對偶以開：：2 ί ^:導體記憶裝置中，因為多個位元線 料閃鎖電路群二個;二:以將感測問鎖電路群和資 行。另外，㈣偶之垂直方向配置成1 接，所以可以if鎖電路群和資料閃鎖電路群互相鄰 叮M 了以使電路全體高積體化。 置之多ί第！1& 述之t/個位Λ線對偶包含有以折返型構造配 個第1位元 列方向交錯。與上述之第U J2:元線對偶被配置成在 問鎖電路群和資料閃鎖電路群，、在偶之各個對1之感測 在上之感測閃鎖電路群和細鎖電路t 夕個第2位兀線對偶之一方和上述之多個第】位元
第7頁 451207 五、發明說明（5) 線二一方之相反側，沿著行方向被配置成1行 二iit非揮發性半導體記憶裝置中，可以避免由於感 晉:田雜群和資料閂鎖電路群集中在中央部而造成之布 ，可以使電路全體高積體化〇 μ二ί述之字線驅動器將讀出電壓供給到所欲改寫資 :雷=夕义兀之對應之字線。上述之寫入電路，在供給寫 ，剛，抹除所欲改寫資料之記憶單元之資料。 位元後H f f發5半導體記憶裝置*，不需要進行使用 ") u $二次& 〇日己憶單兀陣列内之電晶體之演算處理，就可 以進行資料之改寫。 到：：逸:吏ΐ f ί字線驅動器用來將上述之讀出電壓供給 禮私^ΐ _/寫入之記憶單元之對應之字線。上述之非 軎;ϋ &古^ °己憶裝置更具備有追加寫入資料變換電路。 m之讀出電塵·，上述之追加寫入資料變換 電路用來將上述之資絲p弓姑@ 貪枓閂鎖電路群所閂鎖之資料和進行上 到記憶單元之資料，變換成為上 在t述之非揮發性半導體記憶裝置中，*需要
位元線對偶和記憶單元陣列内之電晶體之演算處理G 以進行追加寫入。 跣J 最好，使上述之非揮發性半導體記憶裝置更具 :出貢料變換電路。當資料不能正常地寫入到上述 早π時’该恢復讀出資料變換電路用來將資料赂“ 所問鎖之（2Μ)位元之資料，變換成為η位元之資料電路群
88119922. ptd 第8頁 451 20 7
五、發明說明（6) 在上述之非揮發性半導 位線對偶和記憶單元陣：之‘ ’：：要進打使用 以進行恢復讀出。 内之電晶體之次戽處理，就可 經由下面聯合附圖之對 本發明之上述和装#曰沾t月之4細說明當可更加瞭解 [發明之實施形態j 、，特徵’觀念和優點。 下面將參照附圖用來詳細地說 外’在圖中之相同或相當之部份附力丄uu 複之說明則加以省略。 相丨」之付號，而其重 (實施形態1 ) 哭Γ八是體方么圖：來表示本發明之實施形態1之快速記憶 位元t 1，該快速記憶器是以1個記憶單元 ;之賢料之多值記憶型快速記憶器，具備 有，2憶早7G陣列1 ’位址缓衝器2，列解碼器3，行解碼器 4，子線驅動器5 ’電壓控制電路6，感測閃鎖電路群7，資 2閂鎖電路群8-10，主放大器電路u，控制電路12，讀出 資料變換電路13，寫入資料變換電路14，追加寫入資料變 換電路1 5，恢復讀出資料變換電路丨6，共同解碼器丨7，和 資料輸入/輸出電路18。 。該記憶單7L陣列1包含有：被配置成為列和行之多個記憶 單元MC ;被配置成列之多個字線WL ;和被配置成行之多個 位元線對偶BL。另外，在此處只代表性地顯示1個之記憶 單元MC ’字線WL ’和位元線對偶bl。位址缓衝器2在回應 外部位址信號EAD時’產生内部位址信號。行解碼器3在回
第9頁 4 51 20 7 五、發明說明（7) 應：！1立址信號時’選擇對應之列（字線）。行解碼器4在 ，：/位址信號時’選擇對應之行。字線驅動器5將來 綠。带=制電路6之電壓，供給到該列解碼器3所選擇之字 ，三^壓控制電路6將讀出電壓VRIH_VRD3，選擇性地供給 i 。感利鎖電路群7用來閃鎖被讀出到位： = f在此處所稱之感測問鎖電路群係因為包 I被〇、夕個位兀線對應之多個感測閂鎖電路。資料閂鎖雷 群-10用來閂鎖來自感測閂鎖電路群7或主放大器電 之資料。在此處所稱之資料閂鎖電路群因為包含 ^鎖來自感測閂鎖電路之多個資料資料閂鎖電路。主 f電路11 ,用來對來自資料閂鎖電路群8_1〇之資 大，將其傳送到讀出資料變換電路丨3或恢 '灯 換電路H，和用來對來自寫入資料變換電路㈡變 資料變換電路15之資料進行放大，將其傳送到入 路群8-10。控制電路12用來控制電壓控制電路6，、身電 1電路群7，讀出資料變換電路1 3，寫入資料變換‘：問 3，追加寫入資料變換電路15，和恢復讀出資料變 1 。讀出資料變換電路13用來將來自感測閂鎖電路群電路 之3位元之資料，變換成為2位元之資料。寫入實料〜10 用來將2位元之寫入資料，變換成為3位元之資料。、電 同碼器1 7在回應外部控制信號時，將讀取、寫、1。共 -中令信號，施加到位址缓衝器2，控制電路} 2，和寻 輸入/輸出電路18。資料輸入/輸出電路18用來輪〇 =料 換電13，16之讀出資料D〇ut，和用來將寫 來自變 «丨了υ 1 η輸入
第10頁 451 2 Ο 7
到變換電路1 4，1 5。 圖2表示與圖1所示之多個位元線對偶對應之感測閂鎖電 路SL，資料閂鎖電路du_dl3之構造。參照圖2，該位元線 對偶被配置成為開放型構造’其構成包含有被配置在沿著 行方向之感測閂鎖電路SL之一方之位元線blr，和被配置 在另外一方之位元線BLL。依照這種方式，因為位元線對 偶被配置成為開放型構造，所以可以依照行方向將感測閂 鎖電路SL和資料閂鎖電路群dU_dl3配置成為鄰接之一 行。感測問鎖電路SL經由電晶體T1連接到位元線BLR，和 經由電晶體T1 4連接到位元線BLL。資料閂鎖電路dU被配 置成鄰接感測閂鎖電路SL ’經由電晶體T4，T5連接到感測 閃鎖電路SL。資料閂鎖電路di 1更經由電晶體T2連接到輸 入/輸出線I0R1，和經由電晶體Τ3連接到輸入/輸出線 I OL1。資料閂鎖電路d 1 2被配置成鄰接資料閂鎖電路d〗1， 經由電晶體T8，T9連接到感測閂鎖電路SL。該資料閂鎖電 路dl2更經由電晶體T6連接到輸入/輸出線I〇R2，和經由電 晶體T7連接到輸入/輸出線I0L2。資料閂鎖電路dl3被配置 成鄰接資料閂鎖電路dl2 ’經由電晶體T1 2，T1 3連接到感 測閂鎖電路SL。該資料閂鎖電路d 1 3更經由電晶體T1 〇連接 到輸入/輸出線I0R3，和經由電晶體π 1連接到輸入/輸出 線10 L 3。電晶體T1在回應信號B LI L時進行⑽/ 〇 ρ f。電晶體 T14在回應信號BLIL時進行ΟΝ/OFF。電晶體Τ2，T3，T6， Τ7，ΤΙ Ο，ΤΙ 1在回應信號yg時進行〇N/〇FF。電晶體Τ4，Τ5 在回應信號TR1時進行⑽/〇FF。電晶體Τ8，Τ9在回應信號
第11頁 451207 五、發明說明（9) =〇B;f進行0Ν/’。電晶體T12，T13在回應信號TR3時進行 圖3圖^和圖2所示之記憶單元陣列1，感測閂鎖電路 鎖電路群8_10之配置。如上所述，該記憶 =凡! #列之多個位元線對偶BL被配置成為開放型構造。亦 之斟虛位/0線對偶之構成是以被包含在感測閃鎖電路群7 應，感測問鎖電路為中心，由被配置在行方向之一方 i ” -，和被配置行方向之另外-方之位元線似構 > MI? I二Ϊ兀陣列1被分割成為記憶器層MK，壯。記憶器 被配置成列之多個字線叽，被配置成行之多個 層ML包含有被和配被置配/成列和行之多個記憶單元。記憶器 位元線BLL，和被配成置列成之^個字線/L，被配置成行之多個 鎖電路群7所包和行之多個記憶單元。感測閃 元線對偶之垂直方感測問鎖電路SL被酉&置成沿著位 向。資料Η趙H不’置在位元線BLK，BU之垂直方 置成沿著位元所Λ含之多個資料閃鎖電路⑴被配 因此，咨二垂直方向（亦即列方向）排成-行。 二Βΐ!: = Γδ如圓3所示，被配置在位元線 閂鎖電路#q Μ & Α 形成鄰接感測閂鎖電路群7。資料 位以IT垂包直含^ 料閃鎖電路群9如圖3 2干:歹:方二)排成一行。因此，資 直方向，带出妳置在位元線BLR，BLL之垂 形成鄰接感測閃鎖電路群8。資料閃鎖電路
451 207 五、發明說明（10) 所包含之多個資料閂鎖電路d i 3被配置成沿著 之垂直方向(亦即列方向)排成一行。因b資二對電偶路 群10如圖3所示’被配置在位元線叽尺，bU之垂直方向’ 形鄰接資料閂鎖電路群9。 ° /依照這種方# ’在本實施形態^中，因為使位元線對偶 形成開放型構造，所以可以將感測閂鎖電路群7和 鎖電路=8-1 〇配置成在中央鄰接。利用這種方式可以使電 路全體高積體化。另外，感測閂鎖電路群7和資料閂鎖電 路群8-1 0之鄰接順序並不只限於圖3所示者。 (實施形態2 ) Γ) 讀出被記僧 貫施形態2是在實施形態1之快速記憶器中 在1個記憶單元之2位元資料。 圖4表示被記憶在記憶單元之2位元資料，記憶 讀出電磨腿，3之關係。在此處簡單編 3 ==元二之寫入/讀出。參照圖4，當將" :隐在5己憶單兀2時，使該記憶單元成為臨界 二^ 當將2位元資料”0，，記憶在記憶單元2時， 使該记憶早兀成為臨界值Vth2之狀態。當將2位元 ”記憶在記憶單元2時，使該記,隋單資料 態。當將2位元資料"〇π隐己在成為私界值Vth3之狀 成為臨界值Vth4之狀態。亦‘即///2時，使記憶單元 _時，就在該記元如：憶…臨界值為 # pG丨思早7L馬入2位兀資料"彳彳„ ，個 單f之臨界值為Vth2時，就寫入2位元資料"10” ，假= 憶皁兀之臨界值為vth3時，就寫入2仅元資料”〇〇|，，假^
4 51 2 0 7 五、發明說明（11) 記憶單元之臨界值為恤4時，就寫入2位元 此處，使寫入有2位元資料之狀態成除。在 照這種方式，當讀出被寫入在記憶單元未除狀悲。依 出電壓供給到記憶單元之控制閘。首將讀 。這時，假如寫入到記憶單元 ^續出電壓 憶單元變成⑽用來變化位元線之電 二該記 檢測該變化，入到記憶單元之資料為"用感測卜鎖電路 u f有電流在記憶單元流動，位元線=卜：情況 化十人’仏給讀出電壓VR])2。這 [，進订變 元之貲料為"1 Γ或"；! n" n± ^ 飯如窝入到記憶單 元線之電壓。利用“憶單元變細用來變化伋 憶單元之資料為"心=該變化。在寫入到記 記憶單元流動，位元 隋’兄時，就沒有電流在 出電㈣D3。這時：之電麗不進行變化。其次，供給讀 "或"00"時，該記^ :寫入到記憶單元之資料為"II11或 壓。利用感測閂鎖電2 70變成0 N用來變化位元線之電 資料為"01，'時，沒有3測該變？：在寫入到記憶單元之 不進行變化。利用3次=在记憶單元流動，位元線之電壓 定被寫入到記憶單元〜5賣出電壓之供給之結果，可以決 圖5是方塊圖，用來表\料。_ 之構造。參照圖5 ,診不圖1所不之讀出資料變換電路1 3 21，23，和EX — 〇R電路出貝料變換電路13包含有反相器 料閂鎖電路dl2之資料。、反相器IV21用來使被閂鎖在資 疋資料u。EX-OR電路22進行反相，將其輸出作為上位位 來輸出被閂鎖在資料閂鎖電路 451 20 7
dll之貝料DLl，和被閂鎖在資料閂鎖電路以3之資料DL3之 互斥邏輯和。反相器23用來使Ep〇R電路22之輸出進行反-. 相，將其輸出作為下位位元資料L。圖6表示讀出資料變換 電路13之輸入DL1〜DL3與輸出u , L之對應關係。 下面將说明被記憶在圖丨_圖3所示之快速記憶器之工個記 憶單元之2位元資料之讀出。 太在此處所說明之實例是讀出被記憶在記憶單元之2位元 資料π 0 0”之情況。參照圖3，該記憶單元被包含在記憶器 層MR。 、參照圖2,進行預充電使位元線BLR成為iv，位元線BLL成% 為〇. 5V。利用圖1所示之字線驅動器5讀出資料，將讀出電 壓VRD1供給到被配置在記憶單元之字線。讀出電壓具 有圖4所不之大小。因此，該記憶單元不會變成⑽，圖2所示 之位元線BLR保持為1 V。以下參照圖2,信號BLIR, BLIL變成 活性，電晶體ΤΙ，Π4變成ON。在感測閂鎖電路SL閃鎖資料 "1N。然後，信號BLIR，BLIL變成不活性，電晶體T1，T14變成 OFF。其次，信號TR1變成活性，電晶體Τ4、Τ5變成ON »利用 這種方式，感測閂鎖電路SL所閂鎖之資料"1” ，被問鎖在資 料閂鎖電路dll。然後該信號tri變成不活性，電晶體以T5 變成OFF。 ’ ） 參照圖2，進行預充電使位元線BLr成為丨v ,位元線Bu 成為0. 5 V。其次，利用圖1所示之字線驅動器5讀出資料， 將讀出電壓VRD2供給到被配置在記憶單元之字線。讀出電 壓VRD2具有圖4所示之大小。因此，該記憶單元不會變成
S8U9922.ptd 第15頁 461207 五、發明說明（13) 0N，圖2所示之位元線BLR保持為1 V。以下參照圖2 ,信號 BLIR ’ BLIL變成活性，電晶體Π，T14變成⑽。在感測閃 鎖電路SL閂鎖資料"Γ。然後，信號BUR，BLIL變&不活 性，電晶體ΤΙ ’ T14變成OFF。其次，信號TR2變成活性， 電晶體T8 ’ T9變成ON。利用這種方式，感測閃鎖電路SL所 閂鎖之資料"111 ，被閂鎖在資料閂鎖電路d 1 2。然後該信號 TR2變成不活性’電晶體T8，T9變成OFF。
參照圖2，進行預充電使位元線BLR成為1 V，位元線BLL成 為〇 5 V。利用圖1所示之字線驅動器5讀出資料，將讀出電 壓V R D 3供給到被配置在記憶單元之字線。讀出電壓v r d 3具 有圖4所示之大小。因此，該記憶單元變成on,圖2所示之位 元線BLR之電壓降低。以下參照圖2,信號BLIR，BLIL變成活 性，電晶體ΤΙ，T1 4變成0N。在感測閂鎖電路SL閂鎖資料，1 0" 。然後，信號BUR, BLIL變成不活性，電晶體Tl，T14變成OFF 。其次，信號TR3變成活性，電晶體T12, T13變成ON。利用這 種方式，感測閂鎖電路SL所閂鎖之資料"〇 "，被閂鎖在資料 閃鎖電路dl3。然後該信號TR3變成不活性，電晶體T12, T13 變成OFF。 其次，參照圖2，信號YG變成活性，電晶體T2，T3， T6 ’ π ’ T10，T11變成ON。將資料閂鎖電路dll所閂鎖之 資料傳送到輸入/輸出線對偶I 〇R 1，I 0L1，和將資料閂鎖 電路d 1 2所閂鎖之資料傳送到輸入/輸出線對偶I 〇R2， i 0L2，以及將資料閂鎖電路d 1 3所閂鎖之資料傳送到輸入/ 輪出線對偶I0R3，I0L3。送到輸入/輸出線對偶Ι0ΙΠ-
# 5 丨 2 Ο *7 五、發明說明（14) I0R3 ’I0L1-I0L3之資料，被圖1所示之主放大器電路η放 大，然後傳送到讀出資料變換電路1 3。因為讀出資料變換-電路13之輸入是DL1為"1"，DL2為"1"，DL3為，所以2 位元資料"00"作為輸出資料D〇ut的被輸出到輪出焊接點。 如上所述，在本實施形態2中，感測閂鎖電路儿所閃鎖 之讀出資料不經由位元線地供給到資料閂鎖電路d I丨_d工3 °另外’資料閂鎖電路dl卜dl3所閂鎖之資料DU-DL3被讀 出資料變換電路1 3變換成為2位元之讀出資料。利用這種 方式’因為不需要進行使用位元線和記憶單元陣列内之電 晶體之演算處理’所以可以使讀出時間高速化，和可以減（二 少之消耗電力。 另外，在將來增加多值之數目之情況時（例如，將4位元 或8位元之資料記憶在1個記憶單元時），只需要增加資料 閂鎖電路之數目即可因應。 (實施形態3 ) 實施形態3是在實施形態1之快速記憶器中，對1個記憶 單元寫入2位元之資料。 圖7是方塊圖，用來表示圖1所示之寫入變換電路14之構 造。參照圖7，該寫入資料變換電路14包含有AND電路31， 反相器32 ’和NAND電路33。AND電路31輸出2位元資料之上 _ 位位元U和下位位元L之邏輯積。AND電路31之輸出傳送到 資料閂鎖電路d 11。反相器IV32用來使2位元資料之上位位 元U反相。NAND電路33用來輸出該反相器32之輸出和2位元 資料之下位位元L之NAND。NAND電路33之輸出傳送到資料
88119922.ptd 第17頁 Γ 451207 五、發明說明（15) 閃鎖電路dl3。寫入資料變換電路14更將2位元之資料之上 位位元傳送到資料閂鎖電路d丨2。 圖8表不寫入2位元資料之上位位元^，下位位元l和傳送 到資料問鎖電路dll〜dl3之資料DL1〜DL3之對應關係。 下面將說明對記憶單元之資料寫入。在此種選擇圖3所 示之記憶器層MR。 (1) 利用寫入資料變換電路丨4，將從外部輸入之2位元資 料U ’L·變換成為3位元之資料DL卜Du。資料DL卜DL3在被 主放大器電路11放大後，從圖2所示之輸入/輸出線I〇L1_ I0L3側’分別輸入到資料閂鎖電路，和被閂鎖。 (2) 將貢料問鎖電路d丨^所閂鎖之資料儿1傳送到感測閂 鎖電路SL，和加以閃鎖。 (3) 在感測閂鎖電路Sl閂鎖有資料"〇,,之位元線，寫入 "1 〇"之位準。 、（4)進行驗證在記憶單元是否被寫入"丨〇"之位準。在與 被寫入之s己憶單元對應之感測閂鎖電路以，設定m 1"，在 感測閃鎖電路SL之資料為"〇"之情況時，回到（3)。 (5) 將被資料閃鎖電路dl2問鎖之 ， 測 閂鎖電路SL。 (6) 在感測閃鎖電路SL閃鎖有資料,|〇„之位元線，寫入 (7 )進行驗證在記憶單元是 寫入之記憶單元設定"I'1，在 之情況時，回到（6 )。 否被寫入” 00”之位準。在被 感測閂鎖電路SL之資料為” ”
451207 五、發明說明（16) (8) 將被資料閂鎖電路d 1 3閂鎖之資料DL3，閂鎖在感測 閂鎖電路SL。 (9) 在感測閂鎖電路礼閂鎖有資料》〇»之位元線，寫入 11 〇 1u之位準。 、 (1 0 )進行驗證在記憶單元是否被寫〇 Γ之位準。在與被 寫入之單元之感測閂鎖電路SL，設定"丨π ’在感測閂鎖電 路SL之資料為"（Γ之情況時，回到（9)。 依照上述之方式，在本實施形態3中，因為設有 資 料變換電路1 4和資料閂鎖電路群DU _DU，所以 到 ”之2位元之資料’ $需要進行使用位元線和吃憶 j陣歹”曰曰體之演算處理，就可以寫入。因此可： 使寫入時間高速化’和可以減少電力消耗。 H _在將來之增加多值之數目之情況時（例如，將4位 兀或8位το之資料記憶在丨個記憶單元之情況時），口 加資料閂鎖電路之數目即可因應。 八 m (實施形態4) 貫施形態4是實施形態1之快速記憶器中之記憶單元 之改寫。在此處選擇圖3所示之記憶器層。 〇)與實施形態2所示者同樣的，從記憶單元將 邊 到資料閂鎖電路d U -d I 3。 —咕 (2)將從外部輸入之資料寫入上述之資料問鎖電路μ卜 d 1 3之位準，利用演算處理用來寫入到資料閂鎖 dl3 。 岭αιι- (3 )抹除記憶單元之資料β
451207 五、發明說明（17) C4)與實施形態3所示者同樣地， 準。 τ °已隐卓凡寫入各種位 依照這種方式，在本實施形態4中， 元線和記憶單元陣列内之電晶體之演 」丁使用位 寫。因此可以使讀出時間高速〖，和 ^尤可以改 另外，在將來之增加多值之數目之情時^消耗電力。 ff:厂料記憶在1個記憶單元之情況時只Γ: 加貝料閂鎖電路之數目即可因應。 '、 m (實施形態5 ) 實施形態5是實施形態1之快速記憶器中之 。 路1?之是構方：圖夫用來表不圖1所示之追加寫入資料變換電 路15之構以。參照圖9,該追加寫入資料變換電路15包含 AND電路41，43, 46,反相器42, 44, 45,和N0R電路47。反相哭 42用來使被資料閂鎖電路^!閂鎖之資料Du進行反相。 AND電路41用來輸出2位元資料之上位位元u，下^位元l和 反相器42之輸出之邏輯積。MD電路41之輪出成為資料讥 。反相器44用來使被資料閂鎖電路dI2閂鎖之資料虬2進 行反相。AND電路43用來輸出2位元資料之上位位元u和反 相器44之輸出之邏輯積。AND電路43之輸出成為資料虬21 。反相器4 5用來使2位元資料之上位位元進行反相。AN])電 路4 6用來輸出反相器45之輸出和2位元資料之下位位元 邏輯積。Ν0Κ電路47用來輸出AND電路46之輸出和資料問鎖 電路dl 3所問鎖之資料j)L3之N0K。N0R電路47之輸出成為資 料DL3i ° …、胃
88119922.ptd 第20頁 451 20 7 五、發明說明（18) 〜 圖1 0表示被問鎖在資料閃鎖電路d丨1 - d 1 3之資料 DL卜])L3，2位元資料之上位位元u和下位位元L，和輪出資 料DL11-DL31之對應之關係。 下面將說對記憶單元之追加寫入。在此處選擇圖3所示 之記憶器層MR。 (1) 與實施形態2所示者同樣地，將資料讀出到資料閃鎖 電路dU-dl3。 (2) 根據被閂鎖在資料閂鎖電路di ui 3之資料DU-DL3 ，和被輸入之2位元資料之上位位元u和下位位元l，利用 追加寫入資料變換電路1 5進行演算處理，藉以產生資料 DL1卜DL31 。 (3 )將D L11問鎖在資料問鎖電路D l 1，將D L 21問鎖在資料 閂鎖電路DL2，將DL31閂鎖在資料閃鎖電路dL3。 (4 )較弱地抹除記憶單元之資料。 (5 )與實施形態3所示者同樣地，將各種位準寫入到記憶 vs — 旱7L。 依照上述之方式’在本貫施形態5中’不需要進行棱用 位元線和記憶單元陣列内之電晶體，就可以進行追加寫入 。因此可以使頌出時間而速化，和可以減少電力消耗‘。’ 另外’在將來之增加多值之數目之情況時（例如，在i個 記憶單元記憶4位元或8位元之資料之情況時），只需要增 加資料閂鎖電路之數目即可因應。 9 (實施形態6 ) 實施形態6是實施形態1之快速記憶器之恢復讀出。
451207 五、發明說明（19) 圖11是方塊圖，用來表示圖1所示之恢復讀出資料變換 電路1 6之構造《參照圖11，該恢復讀出資料變換電路1 6包， 含有反相器51，52，54，和EX-0R電路53。反相器51用來 使資料閂鎖電路dl 2所閂鎖之資料DL2進行反相。反相器52 用來使反相器51之輸出進行反相。反相器52之輸出成為2 位元資料之上位位元U。EX-0R電路53用輸出被閂鎖在資料 閂鎖電路dl 1之資料DL1和被閂鎖在資料閂鎖電路dl 3之實 料DL3之互斥邏輯和。反相器54用來使EX-0R電路54之輸出 進行反相。反相器54之輸出成為2位元資料之下位位元。 下面將說明恢復讀出^在此處選擇圖3所示之記憶器層 MR » 當發生寫入誤差時，就將被閂鎖在資料閂鎖電路d 11 -dl3之資料DU-DL3，輸入到上述之恢復讀出資料變換電路 1 6藉以進行演算處理，將其結果之2位元資料輸出到輸出 焊接點。 依照上述之方式，在本實施形態6中，不需要進行使用位 元線和記憶單元陣列内之電晶體之演算處理，就可以進行 恢復讀出。因此可以使讀出高速化，和可以減少電力消 耗。 另外，在將來之增加多值之數目之情況時（例如，在1個 e己憶卓元§己憶4位元或8位元之資料之情況），只需要增加 資料閂鎖電路之數目即可因應。 (實施形態7) 在圖2和圖3所示之構造中，因為多個感測閂鎖電路sl和
88319922. ptd 第22頁 451207 五、發明說明（20) 多個資料閂鎖電路d 11 ’ d 1 2，d 1 3集中在中央部，因此布 置變為困難為其問題。本實施形態7之目的是用來解決該 問題。
圖I 2表示實施形態7之與多個位元線對偶之各個對應之 感測閂鎖電路SL，和資料閂鎖電路d U -dl 3之構造。參照圖 1 2，該多個位元線對偶包含有以折返型構造配置之多個位 元線對偶BL1，/BL1和BL2 ’ /BL2。圖中只顯示1組之位元線 對偶BL1，/BL1，BL2, /BL2，但亦可沿著列方向交替地配置多 個位元線對偶B L1，/ B L1和多個位元線對偶b L 2，/ B L 2。感測 閃鎖電路SL，資料閂鎖電路dll-dl3被設置成與多個位元線 對偶BL1，/BL1之各個對應。該等在位元線對偶BL1，/BL1之 一方，沿著行方向被配置成一行。感測閂鎖電路SL，資料閂 鎖電路dll-(il3被設置成與多個位元線對偶儿2，/BL2之各 個對應。該等在位元線對偶B L 2，/ B L 2之一方，和在與位元 線對偶BL1，/BL1對應之設有感測閃鎖電路，資料問鎖電 路dl 1-dl 3之侧之相反侧，沿著行方向被配置成一行。 下面將說明與位元線對偶BL1，/BL1對應之感測閂鎖電 路SL ’資料閂鎖電路d 11 _d 1 3之連接關係。
感測閃鎖電路S L經由電晶體τ 1連接到位元線對偶B L工， /BL1。資料閃鎖電路d丨3被配置成鄰接感測閃鎖電路弘， 經由電晶體T1 2，T1 3連接到感測閂鎖電路SL。該資料閂鎖 電路dl3更經由電晶體T1〇連接到輸入/輸出線1〇3，經由電 晶體τιι連接到輸入/輸出線/103 ^資料閃鎖電路di2被配 置成鄰接資料閂鎖電路41 3，經由電晶體T8，T9連接到感
4 51 2 0 7 五、發明說明（21) 測閂鎖電路SL。該資料閂鎖電路d 1 2更經由電晶體T6連接 到輸入/輸出線I 〇2，經由電晶體T7連接到輸入/輸出線 /1 0 2。資料閂鎖電路d 11被配置成鄰接資料閂鎖電路d 1 2， 經由電晶體T4，T5連接到感測閂鎖電路SL。該資料閂鎖電 路dl 1更經由電晶體T2連接到輸入/輸出線1〇1，經由電晶 體T3連接到輸入/輸出線八〇1。電晶體T1在回應信號BLI1 時進行0N/0FF。電晶體T2，T3，T6，T7，T10，T11在回應 信號YG時進行0N/0FF。電晶體T4，T5在回應信號TR1時進 行ΟΝ/OFF。電晶體Τ8 ’ T9在回應信號TR2時進行0N/0FF。 電晶體T1 2，T1 3在回應信號TR3時進行⑽/OFF。 與位元線對偶BL2，/BL2對應之感測閃鎖電路SL，資料 問鎖電路d 1 1 - d 1 3之連接關係亦與上述之位元線對偶此1， /BL1者相同。 在各個位元線對偶BL1，/BLl ’BL2，/BL2，沿著行方向 配置有源極和吸極共同連接之並聯形態之多個記憶單元紅 。並聯形態之多個記憶單元Mc之共同連接之吸極，經由電 晶體QS1連接到對應之位元線。共同連接之源極，經由電 晶體QS2連接到接地點或負電壓。 依照上述之方式，在本實施形態γ中，多個位元線對偶 被配置成使折返型構造之多個位元線對偶BGL丨，/BL丨和 B L 2，/ B L 2依列方向交替地配置。與多個位元線對偶b l 1， /BL1之各個對應之感測閂鎖電路SL，資料閂鎖電路dU_ d 1 3被配置在位元線對偶b l 1，/ b l 1之一方，沿著行方向被 配置成一行。與多個位元線對偶BL2，/BL2之各個對應之
88119922.ptd 第24頁 451207 五、發明說明（22) 感測閂鎖電路SL，資料閂鎖電路dl卜dl3被配置在位元線· 對偶BL2，/BL2之一側，和與位元線對偶BL1，/BL1對應之-設有感測閃鎖電路S L ’資料閃鎖電路d 11 - d 1 3之側之相反 側，沿著行方向被配置成一行。 因此’可以避免由於多個感測閂鎖電路SL，多個資料閂 鎖電路d 11，dl2，dl3集中在中央部而造成之布置困難之 問題，因此可以使電路全體高積體化。 另外’依照上述方式構成之快速記憶器，與實施形態2 至實施形態6所示者同樣的，不需要進行使用位元線和記 憶單元陣列内之電晶體之演算處理，就可以進行讀出，寫 ]-) 入，改寫，追加寫入，恢復讀出等。 — 在上述之實施形態1〜7中，所舉之實例是在1個記憶單 元2位元之資料之4值快速記憶器，但是本發明亦可適用於 在1個記憶單元記憶η ( η為2以上之整數）位元之資料之2n值 非揮發性半導體記憶裝置。可以在以1個記憶單元記憶3位 元之資料之8值記憶器中，設置7個之資料閂鎖電路群，亦 可以在以1個之記憶單元記憶4位元之資料之1 6值記憶器 中，設置1 5個之資料閂鎖電路群。亦即，在以1個記憶單 元記憶η位元之資料之2n值記憶器中，可以設置（2n- 1)個之 資料閂鎖電路群。
第25頁 451207 圖式簡單說明 [附圖，簡單說明] 器：全疋體方:造圖。’用來表示本發明之實施形態1之快速記憶， 料口2鎖表電了二::記憶單元陣列，感測㈣電路群，資 群圖資表:。，圖1和圖2所示之記憶單元陣列，感測閂鎖電路 群，貝枓閂鎖電路群之配置。 电峪 ϋ f i表&不破記憶在記憶單元之2位元資料，記憶單元之臨 界值和讀出電壓之關係。 ，5疋方塊圖，用來表示圖丨所示之讀出資料變換電 構造。 圖6 ^示讀出資料變換電路之輸入和輸出之對應關係。 圖7是方塊圖，用來表示圖丨所示之寫入資料變換電路 構造。 圖8表示寫入之2位元資料之上位位元，下位位元和傳送 到資料閂鎖電路之資料之對應關係。 ' 圖9是方塊圖，用來表示圖丨所示之追加寫入資料變換電 路之構造。 圖1 0表示被閂鎖在資料閂鎖電路之資料，和2位元資料 | 之上位位元和下位位元’以及輸出資料之對應關係。 圖11是方塊圖，用來表示圖1所示之恢復讀出資料變換 電路之構造。 圖1 2表示實施形態了之與多個位元線對偶之各個對應之 感測问鎖電路和資料閂鎖電路之構造。
第26頁

Claims (1)

  1. 451207 六、申請專利範園 U愔？非揮發性半導體記憶裝置，其特徵是具備有： 別用^ 陣列，具有多個記憶單元被配置成列和行，分 = 為2以上之整數)位元之資料； 記憶單元之控成列’分別連接到被配置在對應列之 應行之ί:吸J配置成行，分別連接到被配置在對 性=時用來將㈤）種之讀出電麗選擇 感須丨J严-1鎖電路群，用來 料； 來閂鎖上述之多個位元線對偶之資 (2 1 )個之負料閂鎖電路， 述(，1)種之讀出電壓 ：上'之子線驅動器將上 時，用來閂鎖上述夕 ，”、種，（、給到上述之字堍 讀出資料變換ΐ:感所=之資料;， 閃鎖之資料，藉以將其變換；資料閃鎖電路群所 其中 圍第1項之非揮發性半導體記憶敦置， 上述之非揮發性半 電路，用來將所欲寫： ：：：置更具備有寫入資料 為（W)位⑦到生上迷之記憶單元之資料，鐵十^ 壓； 艸藉以表示是否供給（2-1)種之货變換成 焉^^電 上述之（2n - 1 )個之警料問雜兩 (2"-1)位元之資料；和枓4鎖電路群分別閂鎖上逑之 451207 六、申請事利範圍 上述之非揮發性半導體記憶裝置更具備有寫入電路，依 照上述之（2。-1 )個資料閂鎖電路群所閂鎖之資料，用來將 上述之（2n-l )種之寫入電壓供給到上述之記憶單元。 3.如申請專利範圍第2項之非揮發性 其中上述之W從«純之—方起順////上述 之（2n-l )種之寫入電壓。 其4中如申請專利範圍第！帛之非揮發性半導體記憶裝置， 上述之多個位元線對偶被配置成為開放型構造； 掛ίί ϊ ΐ Γ問鎖電路群被配置成沿著上述之多個位元線 對偶之垂直方向排成1行； 野=鎖電路群被配置成沿著上述之多個位元線 對偶之垂直方向排成1行；和 接t述之感測問鎖電路群和上述之資料問鎖電路群互相鄰 其中U利圍第1項之非揮發性半導體記憶裝置， 第1 上；：=返型構造配置之Β 被ΐίίίΠ1:交元錯線對偶和上述之多個第2位元線對偶 方，沿著行方向：配i二之多：第1位元線對偶之-
    451207 六、申請專利範圍 ' '~ --- f上述之第2位元線對偶之各個對應之感測閂鎖電 和資料閃鎖電路群，在上述之多個第2位元線對偶之一方 和上述之多個第1位元線對偶之一方之相反側，沿著杆方 向被配置成1行。 6.如申請專利範圍第2項之非揮發性半導體記憶裝置， 其十 寫ίΪίΪΪ驅動器用來將上述之讀出電壓供給到所欲改 寫上达育枓之記憶單元之對應之字線；和 0 改5 =路在供給上述之寫入電歷之前，抹除所欲 又馬上攻貢枓之記憶單元之資料。 7士如申请專利範圍第2項之非揮發性半導體記憶裝 再T 上述之予線.驅動器用來將上^ ^ ^ ^ ^ ^ ^ ^ 行追加寫入之畤忤M -々灿由 貝田电段t、、.α到所欲進 、. < d憶早疋之對應之字線； 上述之非揮發性半導體記，声步晉Ρ 1彳共女4 1 & 變換電路，當妯版IΓ 装置更具備有追加寫入資料 資料閂鎖電路群所π& Mi ^用來將上述之 欲寫入到,己：!?所閃鎖之資料和進行上述之追加寫入之所 資人q隐…資料，變換成為上述之(2”)位元之 其8中範圍第2項之非揮發性半導體記憶裝置， 再1f 此之非揮發性半導體記憶蚩罟p目y共士 + 料變換電路，當w t ‘，、、置更具備有恢復讀出資 時，用來將上；不能正常地寫入到上述之記憶單元 上迹之資料閂鎖電 資料，變換成為卜、+、> t — 矸所門鎖之（2n-l)位元之 取馮上述之η位兀之資料。
    第29頁
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4299428B2 (ja) * 2000-01-19 2009-07-22 三星電子株式会社 可変容量半導体記憶装置
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
JP2003059276A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2003157681A (ja) 2001-11-22 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US20030214867A1 (en) * 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
JP4259922B2 (ja) * 2002-07-30 2009-04-30 シャープ株式会社 半導体記憶装置
KR100495917B1 (ko) * 2002-11-20 2005-06-17 주식회사 하이닉스반도체 고속 데이터 출력을 위한 파이프래치 회로
US7161831B2 (en) * 2005-06-10 2007-01-09 Macronix International Co., Ltd. Leaf plot analysis technique for multiple-side operated devices
JP2012048791A (ja) * 2010-08-27 2012-03-08 Toshiba Corp 多値不揮発性半導体メモリシステム
KR20190073102A (ko) * 2017-12-18 2019-06-26 삼성전자주식회사 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법
US10908986B2 (en) * 2018-04-02 2021-02-02 Sandisk Technologies Llc Multi-level recovery reads for memory
CN111913828B (zh) * 2019-05-08 2022-05-31 华邦电子股份有限公司 具纠错电路的存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530955A (en) * 1991-04-01 1996-06-25 Matsushita Electric Industrial Co., Ltd. Page memory device capable of short cycle access of different pages by a plurality of data processors
KR100244864B1 (ko) * 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3980731B2 (ja) * 1996-12-20 2007-09-26 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および読出し方法
US6026014A (en) * 1996-12-20 2000-02-15 Hitachi, Ltd. Nonvolatile semiconductor memory and read method

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