KR20000074522A - 트렌치 격리 형성 방법 - Google Patents

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Abstract

본 발명은 기판의 활성 영역에 발생된 역 폭 효과를 개선하는 트렌치 격리 형성 방법에 관한 것으로서, 반도체 기판상에 트렌치 마스크층이 형성된다. 트렌치 마스크층을 사용하여 반도체 기판이 식각되어 트렌치가 형성된다. 트렌치를 채우도록 트렌치 마스크층 상에 트렌치 격리막이 형성된다. 트렌치 격리막 및 트렌치 마스크층이 평탄화 식각된다. 트렌치 마스크층보다 트렌치 격리막에 대해 투사 범위(Rp)가 큰 불순물 이온이 트렌치 마스크층과 트렌치 격리막에 동시에 주입된다. 이와 같은 트렌치 격리 형성 방법에 의해서, 활성 영역의 에지 부분에서 기생 트랜지스터의 드레솔드 전압을 증가시켜 접합 누설 전류의 흐름을 방지할 수 있다.

Description

트렌치 격리 형성 방법{METHOD FOR FORMING TRENCH ISOLATION}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 구체적으로는 트렌치 격리 형성 방법에 관한 것이다.
반도체 소자의 고집적화를 위해 디자인 룰이 작아짐에 따라 반도체 장치의 SEMI-리세스 LOCOS(recessed local oxidation of silicon) 방법을 이용한 소자 격리 기술의 한계가 버드 빅(bird's beak)에 의한 활성 오프닝(active opening) 불량으로 나타나고 있다.
상기 SEMI-리세스 LOCOS 방법을 개선하기 위해 FULLY-리세스 LOCOS 방법과 트렌치 격리 방법이 사용되고 있다. 상기 FULLY-리세스 LOCOS와 트렌치 격리는 기판의 비활성 영역(격리 영역)과 활성 영역과의 경계부분 특히, 상부 에지 부분(도 1의 e)에서 전기적인 필드(electric field)가 집중적으로 모이게 된다. 트렌치의 상부 에지 부분(활성 영역의 에지 부분)(e)은 동일 게이트 바이어스에 대해 활성 영역보다 트랜지스터의 턴온이 더 잘 이루어진다. 이는 활성 영역의 중앙보다 에지(e)에서 드레솔드 전압(threshold voltage)이 더 낮기 때문이다.
디램(dynamic random accedd memory : DRAM)은 트렌치 격리와 맞닿은 활성 영역의 에지 부분의 드레솔드 전압이 낮을 경우 기생 트랜지스터(parastic transistor)가 턴온되어 리프레시(refresh) 특성이 저하된다.
활성 영역상에 형성되는 게이트들 중 인접한 게이트에 AC 바이어스 전압이 인가되면, 셀 트랜지스터의 게이트에 바이어스가 전달되어 활성 영역의 에지에서 낮은 드레솔드 전압을 갖는 기생 트랜지스터가 턴온(inverse width effect)되거나 표면 드레인 유기 장벽 감소(surface drain induced barrier lowering : DIBL) 누설 전류가 흐르게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 기판의 활성 영역 에지 부분에서 역 폭 효과를 개선할 수 있는 트렌치 격리 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 트렌치를 보여주는 도면 및;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 12 : 절연막
14 : 트렌치 마스크층 15 : 트렌치
16 : 트렌치 격리막
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 트렌치 격리 형성 방법은 반도체 기판 상에 트렌치 마스크층을 형성한다. 상기 트렌치 마스크층을 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성한후 상기 트렌치를 완전히 채우도록 기판 상에 유전물질의 트렌치 격리막을 형성한다. 상기 트렌치 마스크층이 노출되도록 상기 트렌치 격리막을 평탄화 식각한다. 상기 트렌치 격리막과 트렌치 마스크층에 불순물 이온을 주입하여 트렌치 격리막과 기판과의 경계 에지 부분의 불순물 농도를 높인다.
바람직한 실시예에 있어서, 상기 불순물 이온은 상기 트렌치 마스크층보다 상기 트렌치 격리막에서 더 큰 투사범위를 갖는다.
바람직한 실시예에 있어서, 불순물 이온이 주입되기 전에 상기 트렌치 격리막의 상부 표면이 상기 트렌치 마스크층(14)의 상부 표면보다는 낮고 상기 기판보다는 높도록 상기 트렌치 격리막(16)을 일부 식각한다.
본 발명에 따르면, 활성 영역 에지 부분의 불순물 농도를 증가시켜 기생 트랜지스터의 턴온으로 인한 접합 누설 전류의 흐름을 막을 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 및 도 2를 참조하여 상세히 설명한다.
도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 형성 방법은 트렌치 형성후 이온 주입 공정이 수행되어 기판 활성 영역의 에지 부분에서 불순물 이온이 증가된다. 그러므로 활성 영역의 에지부분에 형성되는 기생 트랜지스터의 드레솔드 전압이 증가되어 역 폭 효과가 줄어들게 된다.
도 2a 내지 도 2c는 본 발명에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1을 참조하면, 반도체 기판상에 Si3N4막이 형성되고, 이 분야에서 잘 알려진 사진 식각 공정을 사용하여 상기 Si3N4막이패터닝(patterning)되어 트렌치 마스크층(14)이 형성된다. 상기 트렌치 마스크층(14)을 사용하여 반도체 기판(10)이 식각되어 트렌치(15)가 형성된다.
상기 트렌치(15) 내벽 증 트렌치 바닥 및 양측벽에 트렌치 형성을 위한 식각 공정시 발생된 반도체 기판(10)의 손상 부위를 제거하기 위해 산화막이 형성된다.
도 2a를 참조하면, 상기 트렌치(15)가 완전히 채워지도록 트렌치 격리막(16)이 증착된다. 상기 트렌치 격리막(16)은 예를 들어 USG(undoped silicate glass)등의 유전막(산화막)으로 형성된다. 상기 트렌치 격리막(16)은 트랜지스터의 격리와 역 폭 효과에 대해 낮은 유전율을 갖고 전기적인 부도체의 특성을 가짐과 동시에 막질이 치밀해야 한다.
도 2b를 참조하면, 상기 트렌치 격리막(16)이 CMP 공정등으로 평탄화 식각되어 상기 트렌치 마스크층(14)이 노출된다. 이때, 상기 트렌치 마스크층(14)인 Si3N4막과 트렌치 격리막인 USG막은 높은 식각 선택비(etching selectivity)를 갖는다. 상기 트렌치 격리막(16)과 트렌치 마스크층(14)은 후속 공정으로 활성 영역의 에지부분(e)의 불순물 이온을 증가시키기 위해 두께를 낮게 가져가야 한다.
다음, 트렌치 격리막(16)에 불순물 이온이 주입되며, 상기 불순물 이온은 트렌치 마스크층(14)보다 트렌치 격리막에서 Rp(projective range)가 1.5배 큰 B(boron)가 주입된다. 그러므로 활성영역의 에지 부분에(e) 불순물 이온이 증가하여 드레솔드 전압이 증가하게 된다. 상기 이온 주입 공정이 수행될 때, 기판 활성영역의 중앙부는 불순물 이온이 주입되지 않도록 하므로서 접합 누설 전류(junction leakage current)의 흐름을 차단한다. 기판 활성 영역의 에지 부분(e)에서의 불순물 이온의 증가는 기생 트랜지스터의 드레솔드 전압을 증가시켜 역 폭 효과를 개선시키게 된다.
도 2c를 참조하면, 도 2b의 이온 주입 공정이 수행되기 전에 트렌치 격리막(16)의 상부 표면이 트렌치 마스크층(14)의 상부 표면보다 낮고 기판보다는 높도록 상기 트렌치 격리막(16)이 일부 식각된다. 상기 트렌치 격리막(16) 식각은 질화막과 산화막에 대해 식각 선택비가 높은 HF 또는 SC-1(NH3+H2O2+D.I water 혼합용액)이 사용된다.
상기 트렌치 격리막(16)의 단차가 낮아짐에 따라 상기 트렌치 격리막(16)과 기판 활성 영역과의 거리가 줄어들어 이온 주입 공정시 불순물 이온이 활성 영역의 에지 부분(e)에 많이 주입된다.
상기 이온 주입 공정은 틸트 주입(tilt implantaion)과 제로 틸트 주입(zero tilt inplantation)중 하나로 수행되고 EFG(electron flood gun) 및 PFG(plasma flood gun) 방법 중 하나에 의해 수행될 경우 트렌치 마스크층(14)과 트렌치 격리막(16)의 표면에 생성되는 챠지 빌드-업(charge build up)을 개선할 수 있다.
이상과 같은 본 발명에 의하면, 트렌치 형성후 이온 주입 공정이 수행되어 기판 활성 영역의 에지 부분에서 불순물 이온이 증가되므로 활성 영역의 에지부분에 형성되는 기생 트랜지스터의 드레솔드 전압이 증가되어 역 폭 효과가 줄어들게 된다.

Claims (3)

  1. 반도체 기판(10) 상에 트렌치 마스크층(14)을 형성하는 단계;
    트렌치(15) 형성을 위해 상기 트렌치 마스크층(14)을 사용하여 반도체 기판(10)을 식각하는 단계;
    상기 트렌치(15)를 완전히 채우도록 기판(10) 상에 유전물질의 트렌치 격리막(16)을 형성하는 단계;
    상기 트렌치 마스크층(14)이 노출되도록 상기 트렌치 격리막(16)을 평탄화 식각하는 단계 및;
    상기 기판의 활성 영역과 트렌치 격리막의 경계 에지 부분에 불순물 이온의 농도를 높이기 위해 상기 트렌치 격리막(16)과 트렌치 마스크층(14)에 불순물 이온을 주입하는 단계를 포함하는 트렌치 격리 형성 방법.
  2. 제 1 항에 있어서,
    상기 불순물 이온은 상기 트렌치 마스크층(14)보다 상기 트렌치 격리막(16)에서 더 큰 침투 범위(projective range)를 갖는 트렌치 격리 형성 방법.
  3. 제 1 항에 있어서,
    상기 불순물 이온을 주입하기 전에 상기 트렌치 격리막(16)의 상부 표면이 상기 트렌치 마스크층(14)의 상부 표면보다는 낮고 상기 기판(10)보다는 높도록 상기 트렌치 격리막(16)을 일부 식각하는 단계를 더 포함하는 트렌치 격리 형성 방법.
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WO2019068641A1 (en) * 2017-10-03 2019-04-11 Flexenable Limited PHOTO-ACTIVE DEVICES

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