KR20000065807A - 이동통신 시스템의 기지국내 채널카드의 직렬데이터 컴바이너 장치 - Google Patents
이동통신 시스템의 기지국내 채널카드의 직렬데이터 컴바이너 장치 Download PDFInfo
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Abstract
본 발명은 DCS 또는 PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국내 채널 카드로부터 출력되는 2중으로 디먹스된 직렬 데이터열에 대하여 병렬로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝함으로써 로직을 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 관한 것으로, A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터와 홀수 비트열의 직렬 데이터, 그리고 궤환되는 캐리를 입력하여 카운트 신호의 값에 따라 2비트 전가산기로 출력하고, 이어 2비트 전가산기에서 짝수 비트열의 직렬 데이터를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터 상호를 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 클럭 신호에 따라 D 플립플롭으로 출력하며, 이 D 플립플롭에서 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 후, S/P 변환부를 통해 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하고, 상기 캐리를 데이터 제어부에 궤환 출력하도록 함을 특징으로 한다.
Description
본 발명은 디지털 셀룰라 시스템(Digital Cellular System ; 이하, 'DCS'라 칭함) 또는 개인 휴대통신 시스템(Personal Communication System ; 이하, 'PCS'라 칭함) 등의 CDMA(Code Division Multiple Access) 방식을 적용한 이동통신 시스템의 기지국에 있어서, 채널 카드(Channel Card)로부터 출력되는 2중으로 디먹스(Demux)된 직렬(Serial) 데이터열에 대하여 병렬(Parallel)로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝(Combining)함으로써 로직(Logic)을 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 관한 것이다.
일반적으로 DCS, PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국에서는 가산회로, 즉 컴바이너(Combiner)를 통해 셀 사이트 모뎀(Cell Site Modem ; 이하, 'CSM'이라 칭함)을 사용하는 채널 카드에서 출력되는 순방향 데이터를 가산하도록 되어 있다.
즉, 종래에는 채널 카드내 CSM에서 출력되는 순방향 데이터를 가산할 경우, 먼저 CSM에서 출력되는 2중으로 디먹스된 직렬 데이터열을 병렬 데이터로 변환한 다음, 이 변환된 병렬 데이터를 가산하도록 한다.
그러나, 상기와 같은 병렬 컴바이너 장치를 이용한 순방향 데이터의 컴바이닝 방법은 많은 로직을 사용하게 되어 보다 많은 비용이 소요되고, 회로가 복잡해지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 DCS, PCS 등의 CDMA 방식을 적용한 이동통신 시스템의 기지국내 채널 카드로부터 출력되는 2중으로 디먹스된 직렬 데이터열에 대하여 병렬로 변환하지 않고 2중 직렬 데이터열을 직접 컴바이닝함으로써 종래 병렬 컴바이너 장치보다 구성이 간단하고 로직 수를 줄일 수 있도록 한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 제공하는 데에 있다.
도 1은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 블록 구성도,
도 2는 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치에 적용되는 타이밍도,
도 3은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 N개의 채널 카드에 적용한 경우의 블록 구성도.
＜도면의 주요부분에 대한 부호의 설명＞
1 : 타이밍 제어부 2 : 데이터 제어부
3 : 2비트 전가산기4 : D 플립플롭
5 : S/P 변환부6-1∼6-5 : 제1∼제5 가산부
이러한 목적을 달성하기 위한 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치는, A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터와 홀수 비트열의 직렬 데이터, 그리고 궤환되는 캐리를 입력하여 카운트 신호의 값에 따라 2비트 전가산기로 출력하고, 이어 2비트 전가산기에서 짝수 비트열의 직렬 데이터를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터 상호를 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 클럭 신호에 따라 D 플립플롭으로 출력하며, 이 D 플립플롭에서 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 후, S/P 변환부를 통해 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하고, 상기 캐리를 데이터 제어부에 궤환 출력하도록 함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 구성 및 동작을 상세히 설명한다.
도 1은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 블록 구성도로서, 외부에서 CSM으로 입력되는 시스템 클럭(SYS_CLK)과 이븐 세컨드 클럭(/PP2S)에 따라 컴바이너 장치의 각 구성으로 클럭 신호를 공급하고, 8진 카운터(Counter)를 구현하여 직렬 데이터의 워드(Word)의 경계를 알 수 있게 해주는 카운트 신호를 컴바이너 장치의 각 구성으로 공급하는 타이밍(Timing) 제어부(1)와, 2개(A 와 B)의 채널 카드에서 출력되는 짝수(Even) 비트열의 직렬 데이터(A_E,B_E)와 홀수(Odd) 비트열의 직렬 데이터(A_O,B_O), 그리고 D 플립플롭에서 출력되는 캐리(Carry)를 입력하여 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값에 따라 상기 직렬 데이터 및 캐리를 출력하는 데이터 제어부(2)와, 상기 데이터 제어부(2)에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터(A_O,B_O)를 상호 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 상기 타이밍 제어부(1)에서 출력되는 클럭 신호에 따라 출력하는 2비트 전가산기(Full Adder)(3)와, 상기 2비트 전가산기(3)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 다음 출력하고, 상기 캐리를 상기 데이터 제어부(2)에 출력하는 D 플립플롭(Flip Flop)(4)과, 상기 D 플립플롭(4)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하여 출력하는 S/P 변환부(5)로 구성된다.
상기와 같이 구성된 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치의 동작을 도 2의 타이밍도를 참고하여 설명하면 다음과 같다.
여기서, 도 2의 (가)와 (나)는 외부에서 공급되는 CSM과 동기된 시스템 클럭 및 이븐 세컨드 클럭으로, CSM은 상기 두 클럭에 동기되어 도 2의 (다) 및 (라)와 같은 2중으로 디먹스된 직렬 데이터를 발생시킨다.
상기 CSM은 16 비트의 데이터, 즉 b0∼b15의 데이터를 병렬로 출력하지 않고 직렬로 출력시키는데, 일반적인 직렬 데이터를 한 열로 출력하지 않고 2열로, 즉 짝수 비트열(b0,b2,b4,b6,b8,b10,b12,b14)과 홀수 비트열(b1,b3,b5,b7,b9,b11, b13,b15)로 디먹싱하여 출력한다.
이때, b15는 홀수 패리티 비트(Odd Parity Bit)이고, b14는 사인 비트(Sign Bit)이며, 이러한 데이터는 2'S 컴플리먼트 포맷(Complement Format)이다.
도 2의 (다) 및 (라)에서 A_E는 A라는 채널 카드에서 출력되는 짝수 비트열로서, 0,2,4,6,8,10,12,S는 각각 b0,b2,b4,b6,b8,b10,b12,사인 비트를 의미하고, A_O는 A라는 채널 카드에서 출력되는 홀수 비트열로서, 1,3,5,7,9,11,13,P는 각각 b1,b3,b5,b7,b9,b11,b13,패리티 비트를 의미한다.
그리고, B_E,B_O는 각각 B라는 채널 카드의 짝수 비트열, 홀수 비트열을 의미한다.
상기 도 2의 타이밍도를 살펴보면, 도 2 (나)의 이븐 세컨드 클럭이 로우(Low)이고, 도 2 (가)의 시스템 클럭이 폴링(Falling)일 경우 한 워드의 시작점이 된다.
즉, 도 2 (마)의 카운트 신호의 값이 '0'이 되고 8진 다운 카운트함으로써 카운트 신호의 값이 '0'이면 항상 한 워드의 시작을 의미하게 된다.
먼저, 타이밍 제어부(1)는 외부에서 CSM과 동기된 시스템 클럭과 이븐 세컨드 클럭을 입력받게 되는데, 이러한 시스템 클럭은 상기 2비트 전가산기(3), D 플립플롭(4), S/P 변환부(5)에 공급되어 각 구성의 클럭 신호로 사용된다.
그리고 이븐 세컨드 클럭은 시스템 클럭과 함께 직렬 데이터의 워드의 경계를 알 수 있게 해주며, 8진 카운터를 구동하여 도 2의 (마)와 같이 '0'부터 다운 카운트한다.
도 2의 (마)에 도시된 바와 같이 카운트 신호의 값이 '0'인 경우 16비트의 한 워드의 시작을 나타낸다.
이어, 데이터 제어부(1)는 A라는 채널 카드와 B라는 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)와 홀수 비트열의 직렬 데이터(A_O,B_O), 그리고 상기 D 플립플롭(4)에서 출력되는 캐리를 입력받아 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값에 따라 2가지 기능을 수행한다.
즉, 첫 번째는 캐리를 D 플립플롭(4)에서 입력받는 경우 상기 타이밍 제어부(1)에서 출력되는 카운트 신호의 값이 '0'이면 한 워드의 시작, 즉 최하위 비트이므로 '0'을 그대로 2비트 전가산기(3)에 출력하고, 상기 카운트 신호의 값이 '0'이 아니면 하위단에서 발생된 캐리이므로 그대로 상기 2비트 전가산기(3)에 출력한다.
두 번째 기능은 채널 카드에서 입력되는 데이터중 패리티 비트를 사인 비트와 동일하게 하여 패리티 비트가 없는 16비트 데이터로 확장시켜 줌으로써 2배의 채널 카드 출력을 가산할 수 있다.
상기 2비트 전가산기(3)는 상기 데이터 제어부(2)에서 출력되는 채널 카드의 직렬 데이터중 A채널의 짝수 비트열의 직렬 데이터(A_E)와 B채널의 짝수 비트열의 직렬 데이터(B_E)를 가산하고, 이때 발생하는 캐리와, 상기 데이터 제어부(2)에서 출력되는 채널 카드의 직렬 데이터중 A채널의 홀수 비트열의 직렬 데이터(A_O)와, B채널의 홀수 비트열의 직렬 데이터(B_O)를 가산한다.
이후 상기 가산과정에 따라 발생되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 최종 캐리를 상기 타이밍 제어부(1)에서 출력되는 클럭 신호에 동기시켜 상기 D 플립플롭(4)으로 출력한다.
이에 따라, 상기 D 플립플롭(4)은 상기 2비트 전가산기(3)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 최종 캐리를 래치한 다음, 상기 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 S/P 변환부(5)로 출력하고, 상기 최종 캐리를 상기 데이터 제어부(2)에 각각 출력한다.
그러면, 상기 S/P 변환부(5)에서는 상기 D 플립플롭(4)에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값, 즉 2중으로 디먹스된 직렬 데이터열을 병렬로 변환하여 다음단으로 출력한다.
그리고, 상기 D 플립플롭(4)에서 출력되는 캐리는 상기 데이터 제어부(2)에 보내져 다음 비트열에 가산되도록 한다.
도 3은 본 발명에 의한 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치를 N개의 채널 카드에 적용한 경우의 블록 구성도로서, 본 발명을 3매 이상의 채널 카드에 적용할 수 있는 예를 보인 블록 구성도이다.
상기 제1∼제5 가산부(6-1∼6-5)는 데이터 제어부(2)와, 2비트 전가산기(3)와, D 플립플롭(4)을 포함하여 구성된 것이며, 채널1∼채널N은 N개의 채널을 의미하고, ST:1∼ST:K은 가산하는 각 단을 의미한다.
도 3에 도시된 바와 같이 채널1과 채널2의 출력은 ST:1의 제1 가산부(6-1)에서 서로 가산되고, 채널N-1과 채널N의 출력은 ST:1의 제2 가산부(6-2)에서 가산되어진다.
이어, ST:2의 각 제3 가산부(6-3)와 제4 가산부(6-4)는 ST:1의 제1 가산부(6-1) 및 제2 가산부(6-2)에서 출력되는 데이터들을 가산하는 등, 이러한 가산 동작의 반복을 통해 최종 ST:K의 제5 가산부(6-5)에서는 ST:K-1에서의 출력 데이터를 가산하여 최종 가산 결과 데이터를 S/P 변환부(5)로 출력한다.
그러면 상기 S/P 변환부(5)에서는 입력된 직렬 데이터를 병렬 데이터로 변환한다.
그리고, 타이밍 제어부(1)는 도 1에서와 같이 동일한 기능을 수행하게 되는데, 이때 제1 가산부(6-1)내 데이터 제어부는 도 1에서와 같이 동일한 기능을 수행하지만 단지 워드 경계가 각 ST마다 다르기 때문에 캐리 처리 방식이 카운트 신호의 값에 따라 일률적으로 적용되지 않을 뿐만 아니라 패리티 처리도 ST:1에서만 수행하게 된다.
이상, 상기 설명에서와 같이 본 발명은 채널 카드내 CSM에서 출력되는 2중의 디먹스된 직렬 데이터열을 병렬 데이터로 변환하지 않고 직접 컴바이닝한 다음에 병렬 데이터로 변환하여 줌으로써 종래의 병렬 컴바이너 장치보다 구성을 단순화시키고 로직의 수를 대폭 감소시킬 수 있어 시스템을 경제적으로 구현할 수 있게 되는 효과가 있다.
또한 많은 양의 채널 카드의 출력을 가산하는 데에도 그 효과가 매우 큰 장점이 있다.
Claims (2)
- CDMA 방식을 적용한 이동통신 시스템의 순방향 경로상에서 기지국의 CSM을 사용하는 채널 카드의 출력 데이터를 가산하는 컴바이너 장치에 있어서,외부에서 CSM으로 입력되는 시스템 클럭(SYS_CLK)과 이븐 세컨드 클럭(/PP2S)에 따라 컴바이너 장치의 각 구성으로 클럭 신호를 공급하고, 8진 카운터를 구현하여 직렬 데이터의 워드의 경계를 알 수 있게 해주는 카운트 신호를 컴바이너 장치의 각 구성으로 공급하는 타이밍 제어부와, 2개(A 와 B)의 채널 카드에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)와 홀수 비트열의 직렬 데이터(A_O,B_O), 그리고 D 플립플롭에서 출력되는 캐리를 입력하여 상기 타이밍 제어부에서 출력되는 카운트 신호의 값에 따라 상기 직렬 데이터 및 캐리를 출력하는 데이터 제어부와, 상기 데이터 제어부에서 출력되는 짝수 비트열의 직렬 데이터(A_E,B_E)를 상호 가산하고, 이때 발생하는 캐리와 홀수 비트열의 직렬 데이터(A_O,B_O)를 상호 가산하여 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 상기 타이밍 제어부에서 출력되는 클럭 신호에 따라 출력하는 2비트 전가산기와, 상기 2비트 전가산기에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값 및 캐리를 래치한 다음 출력하고, 상기 캐리를 상기 데이터 제어부에 출력하는 D 플립플롭과, 상기 D 플립플롭에서 출력되는 짝수 비트열의 직렬 데이터 결과값과 홀수 비트열의 직렬 데이터 결과값을 병렬로 변환하여 출력하는 S/P 변환부로 구성됨을 특징으로 하는 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치.
- 제1항에 있어서, 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, 채널1에서 채널N까지 두 개씩 짝지어 이 두 개의 채널 카드에서 출력되는 직렬 데이터열을 가산하는 ST:1의 제1,2 가산부와, 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, 상기 제1 가산부에서 제2 가산부까지 두 개씩 짝지어 두 개의 가산부에서 출력되는 데이터를 다시 가산하는 ST:2의 제3,4 가산부 및 상기 데이터 제어부와, 2비트 전가산기와, D 플립플롭을 포함하여 구성되어, ST:K-1의 두 개의 가산부에서 출력되는 데이터를 최종적으로 가산하는 ST:K의 제5 가산부를 더 포함하여 구성함으로써 3매 이상의 채널 카드에서 출력되는 직렬 데이터를 컴바이닝함을 특징으로 하는 이동통신 시스템의 기지국내 채널 카드의 직렬 데이터 컴바이너 장치.
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