KR20000065602A - 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리장치 및 이를 구비하는 메모리 모듈 - Google Patents

데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리장치 및 이를 구비하는 메모리 모듈 Download PDF

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Abstract

데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리 장치 및 이를 구비하는 메모리 모듈이 개시된다. 본 발명은 데이터 버스 라인을 공유하는 다수의 클럭 동기 메모리 장치를 갖는 메모리 모듈에서, 데이터 버스 라인을 포함하는 전기적 커넥터를 갖는 인쇄 회로판과, 인쇄 회로판 상에 배열된 클럭 동기 메모리 장치의 제1 세트와, 인쇄 회로판 상에 배열된 클럭 동기 메모리 장치의 제2 세트와, 제1 및 제2 세트에 전기적으로 연결되는, 전기적 커넥터 내의 클럭 신호를 수신하여 클럭 신호에 정합되는 제1 클럭 신호 및 클럭 신호에 반주기 지연된 제2 클럭 신호를 발생하는 클럭 발생기를 구비하며, 데이터 버스 라인으로 제1 세트의 메모리 데이터 및 제2 세트의 메모리 데이터를 교대로 출력한다.

Description

데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리 장치 및 이를 구비하는 메모리 모듈{Semiconductor memory device increasing transfer data rate of data input/output bus and memory module having the same}
본 발명은 메모리 하드웨어에 관한 것으로 특히, 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리 장치 및 이를 구비하는 메모리 모듈에 관한 것이다.
메모리 모듈(memory module)은 보드 표면에 메모리 칩들을 장착하도록 설계된 밀집된 회로 보드(circuit board)이다. 메모리 모듈은 컴퓨터 시스템 내에 사용자 설치를 위하여 모듈화된 메모리 소자들을 다루기에 간단하고 쉽도록 제공한다. 메모리 모듈은 일반적으로 컴퓨터 시스템 내의 커넥터(connector)에 쉽게 삽입되고 뽑아진다. 이러한 메모리 모듈은 커넥터로부터 모든 필요한 전원, 접지전원 및 로직 신호들이 연결되어 구동된다.
메모리 모듈은 전형적으로 인쇄 회로 기판에 장착된 다수의 램 칩들로 구성된다. 사용자의 필요에 따라 램 메모리는 디램, 에스램 또는 비디오 램일 수 있다. 디램은 에스램에 비하여 가격이 싸고 용량이 크기 때문에 컴퓨터 시스템 내의 메인 메모리로서 주요한 기초적 요소로 폭 넓게 사용된다. 에스램 과 비디오 램 모듈들은 각각 캐시(cache) 메모리와 비디오 프레임 버퍼와 같은 특수한 목적에 응용되기 때문에 그 사용이 휠씬 제한된다. 디램의 동작을 고속화시키기 위한 많은 기술들이 이용되고 있는 데, 그 대표적인 예로 페이지 모드(page mode), 스태틱-칼럼 모드(static column mode) 및 니블 모드(nibble mode) 등의 고속-억세스 모드(fast access mode)를 들 수 있다. 그리고, 인헨스드(enhanced) 디램이나 램버스 디램와 같은 특성들도 이용된다. 따라서, 다양한 램 메모리들을 사용하는 메모리 모듈들은 메모리와 상호 교환할 수 있는 정보의 속도를 나타내는 메모리의 "밴드위스(bandwidth)"가 향상되도록 요구된다.
메모리 억세스 속도 및 밴드위스에 있어서, 가장 새롭고 중요한 향상들 중의 하나는 동기식 램(synchronous RAM)의 출현이다. 동기식 램은 클락에 동기화되어 동작한다는 점에서 비동기식 램과 다르다. 동기식 램은 전형적으로, 메모리로부터 독출되는 데이터가 유효한 소정의 구간을 갖는다. 데이터는 기본적으로, 메모리로 제공되는 독출 명령과 결합되는 클럭 신호에 응답하여 독출된다. 다시 말하여, 동기식 램은 독출 명령 후, 메모리의 유효한 데이터를 내보내고, 이 데이터를 소정의 구간동안 유지한다. 이 소정의 구간을 "유효 데이터 윈도우"라고 칭한다. 그러므로, 동기식 램은 연속하는 클락 신호에 맞추어 유효 데이터 윈도우 구간 내에서 데이터를 제공한다. 이러한 동기식 램을 포함하여 동기식 램의 데이터를 독출하는 방법이 미국 특허 번호 제 5,577,236에 개시되어 있다.
상기 미국 특허에 따르면, 동기식 램으로 구현되는 메모리 뱅크로부터 데이터를 독출할 때, 메모리 부하 및 칩과 카드 제조상의 공정 변화 등으로 인하여 독출되는 데이터의 지연을 보상하기 위하여 메모리 컨트롤러가 최적의 클럭 신호를 제공하는 것이다. 동기식 램은 최적의 클럭 신호의 상승에지(rising edge)에 맞추어 독출/기입 동작을 수행하게 된다. 따라서, 동기식 디램의 메모리 셀 데이터는 동기식 디램으로 제공되는 클럭 신호의 한 사이클 동안에 하나의 동기식 램으로부터 데이터를 독출하여 데이터 입출력 버스에 싣는다.
그런데, 이러한 미국 특허 제 5,577,236은 데이터 입출력 버스의 전송 데이터율이 클럭 사이클에 한정된다. 즉, 싱글 데이터율(single data rate) 동기식 램 동작에 맞추어 데이터 입출력 버스의 전송 데이터율이 결정된다. 따라서, 데이터 입출력 버스의 높은 데이터율이 요구되는 메모리 모듈의 동작을 만족시키기에 충분치 못한 문제점이 있다.
본 발명의 목적은 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 구비하는 메모리 모듈을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 2는 도 1의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 데이터 버스 라인을 공유하는 다수개의 클럭 동기 메모리 장치들로 구성되는 반도체 메모리 장치에 있어서, 반도체 메모리 장치로 입력되는 클럭 신호를 수신하여 클럭 신호를 기준으로 소정의 시간 간격으로 지연 클럭들을 발생하는 클럭 발생기와, 클럭 신호에 동기되어 데이터 버스 라인으로 메모리 셀 데이터를 출력하는 클럭 동기 메모리 장치의 제1 세트와, 지연 클럭 신호에 동기되어 데이터 버스 라인으로 메모리 셀 데이터를 출력하는 클럭 동기 메모리 장치의 제2 세트를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 데이터 버스 라인을 공유하는 다수의 클럭 동기 메모리 장치를 갖는 메모리 모듈에 있어서, 데이터 버스 라인을 포함하는 전기적 커넥터를 갖는 인쇄 회로판과, 인쇄 회로판 상에 배열된 클럭 동기 메모리 장치의 제1 세트와, 인쇄 회로판 상에 배열된 클럭 동기 메모리 장치의 제2 세트; 와, 제1 및 제2 세트에 전기적으로 연결되는, 전기적 커넥터 내의 클럭 신호를 수신하여 클럭 신호에 정합되는 제1 클럭 신호 및 클럭 신호에 반주기 지연된 제2 클럭 신호를 발생하는 클럭 발생기를 구비하며, 데이터 버스 라인으로 제1 세트의 메모리 데이터 및 제2 세트의 메모리 데이터를 교대로 출력한다.
이와 같은 본 발명은 다수개의 클럭들에 각각 동기되는 동기식 디램 셋트들로 구성되어 데이터 입출력 버스의 전송 데이터율을 향상시키고 메모리 모듈의 밴드위스를 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다. 이를 참조하면, 메모리 모듈(10)은 클럭 발생기(20), 어드레스/명령 드라이버(30) 및 동기식 디램들(41,42,43,44)로 구성된다. 여기서, 동기식 디램들(41,42,43,44)은 메모리 모듈(10)의 메인 메모리 크기를 결정하므로 메모리 모듈(10)의 메인 메모리 크기를 향상시킬 수 있다. 따라서, 동기식 디램들(41,42,43,44)의 수는 다양하게 될 수 있으나, 본 명세서에서는 4개의 동기식 디램들(41,42,43,44)로 구성되는 예에 대하여 기술된다.
클럭 발생기(20)는 전기적 커넥터(미도시)를 통하여 외부로부터 입력되는 시스템 클럭(sclk)을 수신하여 제1 클럭 신호(clk_1) 및 제2 클럭 신호(clk_2)를 발생한다. 제1 클럭 신호(clk_1)는 시스템 클럭(sclk)에 정합(matching)되는 신호이며, 제2 클럭 신호(clk_2)는 시스템 클럭(sclk)에 반전되는 신호이다. 제1 및 제2 클럭 신호(clk_1,clk_2)는 이 후에 설명될 동기식 디램(41,42,43,44)의 메인 클락 신호로 작용한다. 여기서, 제2 클럭 신호는 시스템 클럭(sclk)에 반전되는 신호이외에 시스템 클럭(sclk)을 기준으로 소정의 시간 간격 지연되는 지연 클럭일 수도 있다.
어드레스/명령 드라이버(30)는 어드레스/명령 버스를 통하여 입력되는 동기식 디램들(41,42,43,44)의 어드레스 및 동기식 디램(41,42,43,44) 내 메모리 셀의 어드레스 등을 디코딩하여 동기식 디램(41,42,43,44)을 선택하고 선택되는 동기식 디램(41,42,43,44) 내 메모리 셀을 선택하는 셀 어드레스 신호(addr)를 발생한다. 그리고, 어드레스/명령 드라이버(30)는 어드레스/명령 버스를 통하여 입력되는 동작 명령들 예컨대, 독출 명령 또는 기입 명령을 멀티플렉싱(multiplexing)한 명령 신호(cmd)를 발생한다. 어드레스 신호(addr) 및 명령 신호(cmd)는 제1 및 제2 클럭 신호(clk_1,clk_2)에 앞서 동기식 디램들(41,42,43,44)로 제공되어, 동기식 디램들(41,42,43,44)의 활성화를 시작한다. 여기서, 어드레스/명령 버스를 통하여 입력되는 어드레스들 및 명령들은 메모리 모듈(10)이 장착되는 컴퓨터 시스템 장비 내 메모리 모듈(10)과 접속되는 마이크로 프로세서, 시스템 카드 또는 전자 장치들 등에서 제공된다. 명령 신호(cmd)는 예를 들면, CS, RAS, CAS, R/W 등의 신호군들로 구성된다.
동기식 디램들(41,42,43,44)은 제1 셋트(40A) 및 제2 셋트(40B)로 나뉘어 지는 데, 제1 셋트(40A)는 제1 클럭 신호(pclk_1)에 동기되어 동작되는 동기식 디램 그룹이고, 제2 셋트(40B)는 제2 클럭 신호(pclk_2)에 동기되어 동작되는 동기식 디램 그룹이다. 제1 셋트(40A) 내 동기식 디램들(41,42)은 제1 클럭 펄스(pclk_1)에 동기되어 제1 클럭 펄스(pclk_1)와 일치되는 시점에 제공되는 셀 어드레스 신호(addr) 및 명령 신호(cmd)에 해당하는 동작을 수행한다. 그리하여, 제1 셋트(40A)의 동기식 디램들(41,42)은 동기식 디램들(41,42) 내 메모리 셀 데이터를 데이터 입출력 버스(DIO BUS)로 독출하거나 데이터 입출력 버스(DIO BUS)의 데이터를 메모리 셀로 기입한다.
제2 셋트(40B) 내 동기식 디램들(43,44)은 제2 클럭 펄스(pclk_2)에 동기되어 제2 클럭 펄스(pclk_2)와 일치되는 시점에 제공되는 셀 어드레스 신호(addr) 및 명령 신호(cmd)에 해당하는 동작을 수행한다. 그리하여, 제2 셋트(40B)의 동기식 디램들(43,44)도 동기식 디램들(43,44) 내 메모리 셀 데이터를 데이터 입출력 버스(DIO BUS)로 독출하거나 데이터 입출력 버스(DIO BUS)의 데이터를 메모리 셀로 기입한다.
여기서, 데이터 입출력 버스(DIO BUS)는 메모리 셀 데이터의 독출 동작에서 제1 셋트(40A) 및 제2 셋트(40B)에 공유되어 제1 클럭 펄스(clk_1)에 동기되는 제1 셋트(40A)의 데이터와 제2 클럭 펄스(clk_2)에 동기되는 제2 셋트(40B)의 데이터가 교대로 데이터 입출력 버스(DIO BUS)에 실리게 된다. 이것을 설명하는 메모리 모듈(10)의 동작 타이밍도가 도 2에 도시되어 있다.
도 2를 참조하면, 시스템 클럭(sclk)은 주기적으로 구형파로 입력된다. 클럭 발생기(20)에 의하여 제1 클럭 신호(clk_1)는 시스템 클럭(sclk)에 정합(matching)되는 신호로 발생되고 제2 클럭 신호(clk_2)는 시스템 클럭(sclk)에 반전되는 신호로 발생된다. 명령 신호(cmd)는 명령 드라이버(30)에 의하여 메모리 셀 데이터의 독출을 지시하는 독출모드로 제공된다. 그리고, 셀 어드레스 신호(addr)는 어드레스 드라이버(30)에 의하여 시스템 클럭(sclk)의 한 사이클 동안에 제1 어드레스(ADDR1)로, 연속되는 다음 사이클 동안에 제2 어드레스(ADDR2)로 제공된다. 여기서, 설명의 편의상, 셀 어드레스 신호(addr)에 시스템 클럭(sclk)의 한 사이클 동안 동일하게 제1 어드레스(AADR1) 또는 제2 어드레스(AADR2)가 제공된다. 그러므로, 시스템 클럭(sclk)의 한 사이클 동안 다른 어드레스들이 제공될 수도 있다.
데이터 입출력 버스(DIO BUS)에는 제1 셋트(40A)로부터 제1 어드레스(ADDR1)에 해당하는 동기식 디램(41,42) 내 메모리 셀의 데이터가, 제2 셋트(40B)로부터 제1 어드레스(ADDR1)에 해당하는 동기식 디램(43,44) 내 메모리 셀의 데이터가, 제1 셋트(40A)로부터 제2 어드레스(ADDR2)에 해당하는 동기식 디램(41,42) 내 메모리 셀의 데이터가, 제2 셋트(40B)로부터 제2 어드레스(ADDR2)에 해당하는 동기식 디램(43,44) 내 메모리 셀의 데이터가 순차적으로 실리게 된다.
일반적으로 동기식 디램은 "유효 데이터 윈도우" 구간 내에 메모리 셀 데이터를 출력한다. 그러므로, 본 실시예의 동기식 디램들(41,42,43,44)는 시스템 클럭(sclk)의 반주기보다 작은 구간의 유효 데이터 윈도우를 갖도록 설정되어야 한다. 그리고, 제2 클럭 신호(clk_2)가 시스템 클럭(sclk)에 소정의 시간 간격으로 지연되는 경우에는 동기식 디램들(41,42,43,44)의 유효 데이터 윈도우 구간은 지연된 시간 간격보다 작도록 설정된다. 그리하여 데이터 입출력 버스(DIO BUS)의 메모리 셀 데이터 충돌을 방지한다.
따라서, 본 발명의 메모리 모듈(10, 도 1)은 시스템 클럭(sclk) 한 사이클 동안에 동기식 디램의 제1 셋트(40A) 및 제2 셋트(40B)로부터 메모리 셀 데이터들이 데이터 입출력 버스(DIO BUS)에 실리게 된다. 그러므로, 종래의 시스템 클럭(sclk) 한 사이클 동안에 하나의 동기식 디램으로부터 메모리 셀 데이터를 데이터 입출력 버스(DIO BUS)로 싣는 것에 비하여 데이터 입출력 버스(DIO BUS)의 데이터율(data rate)를 2배로 향상시킬 수 있다. 이러한 효과는 싱글 데이터율(single data rate) 동기식 디램들로 듀얼 데이터율(dual data rate) 동기식 디램의 기능을 구현할 수 있음을 의미한다.
또한, 본 발명의 메모리 모듈(10, 도 1)은 클럭 발생기(20)에서 시스템 클럭(sclk)에 소정의 시간 간격으로 지연되는 지연 클럭이 다수개 발생되는 경우, 각각의 지연클럭들에 동기되는 동기식 디램 셋트가 다수개 존재하게 된다. 이 경우, 데이터 입출력 버스(DIO BUS)의 데이터율은 종래의 싱글 데이터율에 비하여 다수배가 된다. 그러므로, 메모리 모듈(10, 도 1) 내 메모리와 상호 교환할 수 있는 정보의 속도를 나타내는 밴드위스가 더욱 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 메모리 모듈에 의하면, 다수개의 클럭들에 동기되는 동기식 디램 셋트들로 구성되어 데이터 입출력 버스의 전송 데이터율을 향상시키고 메모리 모듈의 밴드위스를 향상시킨다.

Claims (8)

  1. 데이터 버스 라인을 공유하는 다수개의 클럭 동기 메모리 장치들로 구성되는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치로 입력되는 클럭 신호를 수신하여 상기 클럭 신호를 기준으로 소정의 시간 간격으로 지연 클럭들을 발생하는 클럭 발생기;
    상기 클럭 신호에 동기되어 상기 데이터 버스 라인으로 메모리 셀 데이터를 출력하는 상기 클럭 동기 메모리 장치의 제1 세트; 및
    상기 지연 클럭 신호에 동기되어 상기 데이터 버스 라인으로 메모리 셀 데이터를 출력하는 상기 클럭 동기 메모리 장치의 제2 세트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 클럭 동기 메모리 장치는
    상기 시간 간격 보다 작은 유효 데이터 구간을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 데이터 버스 라인을 공유하는 다수의 클럭 동기 메모리 장치를 갖는 메모리 모듈에 있어서,
    상기 데이터 버스 라인을 포함하는 전기적 커넥터를 갖는 인쇄 회로판;
    상기 인쇄 회로판 상에 배열된 상기 클럭 동기 메모리 장치의 제1 세트;
    상기 인쇄 회로판 상에 배열된 상기 클럭 동기 메모리 장치의 제2 세트; 및
    상기 제1 및 제2 세트에 전기적으로 연결되는, 상기 전기적 커넥터 내의 클럭 신호를 수신하여 상기 클럭 신호에 정합되는 제1 클럭 신호 및 상기 클럭 신호에 반주기 지연된 제2 클럭 신호를 발생하는 클럭 발생기를 구비하며,
    상기 데이터 버스 라인으로 상기 제1 세트의 메모리 데이터 및 상기 제2 세트의 메모리 데이터를 교대로 출력하는 것을 특징으로 하는 메모리 모듈.
  4. 제3 항에 있어서, 상기 메모리 모듈은
    상기 전기적 커넥터로부터 상기 클럭 동기 메모리 장치의 메모리 어드레스와 상기 클럭 동기 메모리 장치의 동작 모드를 지시하는 명령를 수신하고 상기 클럭 동기 메모리 장치로 연결되는 어드레스/명령 드라이버를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  5. 제3 항에 있어서, 상기 어드레스/명령 드라이버는
    상기 제1 및 제2 클럭 신호 이전에 상기 동기식 디램의 활성화를 시작시키는 것을 특징으로 하는 메모리 모듈.
  6. 제3 항에 있어서, 상기 클럭 동기 메모리 장치는
    상기 클럭의 반주기 보다 작은 유효 데이터 구간을 갖는 것을 특징으로 하는 메모리 모듈.
  7. 제3 항에 있어서, 상기 클럭 동기 메모리 장치는
    상기 메모리 모듈의 메인 메모리 크기를 향상시키는 것을 특징으로 하는 메모리 모듈.
  8. 제3 항에 있어서, 상기 클럭 동기 메모리 장치는
    상기 메모리 모듈의 데이터 밴드위스를 향상시키는 것을 특징으로 하는 메모리 모듈.
KR1019990012028A 1999-04-07 1999-04-07 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리장치 및 이를 구비하는 메모리 모듈 KR100301054B1 (ko)

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