KR20000064941A - 프레임 동기 회로 - Google Patents

Abstract

본 발명은, 종래의 전송시스템에서의 전형적인 코드 오류에 기초하는 오동기/비동기를 가지는 동안 데이터 상실 및 삽입에 의해 동기 오류가 발생되는 것을 방지하기 위한 프레임 동기회로를 제공한다. 프레임 동기회로는 프레임 검출기(32)를 제공한다.

이 프레임 동기회로는, 수신된 데이터 순차로부터 프레임 동기 코드를 검출하여 프레임 위치를 출력하며, 검출된 프레임 동기 코드와 정확한 프레임 동기 코드를 검사하여 검사 결과를 출력하는 프레임 동기 코드 검출기(32)와, 검사된 결과에 따라 수신된 데이터 순차에 데이터 상실 또는 데이터 삽입이 발생하였는지를 추정하는 데이터 상실 및 데이터 삽입 주기 판정회로(54)를 구비한다.

Description

프레임 동기 회로

[프레임 동기 코드 부가 방법]

종래에, 전송될 정보 데이터(전송 정보 데이터)가 프레임 단위로 전송되는 데이터 전송 시스템에서, M 순차(M-sequence)와 같은 유니크 워드(unique word)를 프레임 동기 코드로서 각각의 프레임에 부가하는 방법을 그 전송측에서 널리 사용하였다. 유니크 워드가 부가되는 위치는 이 방법에 특별히 정해져 있지 않지만, 일반적으로 유니크 워드는 도 1a에 도시한 바와 같이 구성을 간단하게 하기 위해서 프레임의 헤드에 설정된다. 수신된 데이터 순차 내의 유니크 워드는 수신측에서 검출됨으로서, 프레임 위치를 식별하여 각각의 프레임을 검출하고 전송 정보 데이터를 상기 검출된 각각의 프레임으로부터 재생한다.

그러나, 코드 오류가 발생하기 쉬운 전송채널에서 데이터 전송에 상기 방법을 적용할 경우, 버스트 코드 오류 등에 기인하여 유니크 워드를 검출할 수 없는 현상(비검출: out of detection)이 종종 발생되는 문제가 있다. 그 자체에서, 유니크 워드를 프레임 내에 산재되게 배치시켜 버스트 코드 오류에 대한 내성을 개선한 기술이 제안되어 있다.

이러한 기술에 관한 이와 같은 프레임 구성의 예를 도 1b 및 도 1c에 도시하였다. 이들 도면은 동일한 유니크 워드의 구성을 보이고 있다. 즉, 도 1c는 소정 길이(M+1 비트)의 모든 블록에 대한 정보 데이터를 도시한 것이며, 도 1b는 정보 데이터를 매 한 비트로 확장한 것이다. 도 1c에서, 유니크 워드는 각 블록의 최상위비트(비트 S1 내지 SN)에 구성되며, 도 1b에 도시한 신호는 상위비트로부터 직렬 데이터에 유니크 워드를 연속적으로 확장하여 얻어질 수 있다.

도 1b에 도시한 예에서, 유니크 워드 Sj(j = 1 내지 N)엔 전송 정보 데이터 순차 내에 각각 균일한 간격(M 비트)으로 한 비트가 할당된다. 그러나, 할당된 간격은 균일하지 않을 수 있으며 또한 복수의 비트가 할당될 수도 있다. 더욱이, M 및 N은 자연수이다.

전송 채널에서 버스트 코드 오류가 발생할지라도 상기한 바와 같이 유니크 워드를 산재되게 배치시킴으로서 대부분의 유니크 워드는 없어지지 않게 되므로, 검출시 일정한 비트 수의 불일치를 허용함으로써 유니크 워드의 어느 것도 검출할 수 없는 현상이 회피되어, 높은 신뢰성을 갖고 유니크 워드를 검출할 수 있게 한다. 더욱이, 허용된 불일치 비트 수가 유니크 워드 길이와 비교하여 너무 크다면, 정보 데이터의 일부가 유니크 워드로 잘못 검출되는 현상(오검출)이 발생될 수도 있으므로, 불일치 비트 수 및 유니크 워드는 오검출 발생 가능성이 충분히 낮게 억제될 수 있게 설정되어야 한다.

더욱이, 프레임 길이가 가변성이면, 더 높은 프레임 동기 특성을 달성하기 위해서, 도 1d에 도시한 바와 같이 프레임 동기 코드로서 유니크 워드 외에도 프레임 길이 정보도 사용할 수 있다. 다음 프레임 동기 코드의 출현 위치는 프레임 길이 정보를 사용하여 수신측에서 알 수 있으므로, 프레임 동기 코드의 비검출 혹은 오검출의 발생 가능성은 단지 유니크 워드만을 사용하는 경우에 비해 감소될 수 있다.

[종래의 프레임 동기 회로의 구성 및 동작]

다음에, 종래의 프레임 동기 회로의 구성 및 동작을 설명한다. 또한, 프레임에 유니크 워드를 부가하는 방법으로서, 상기 기술된 헤드 구성 혹은 산재된 배치가 고려될 수 있으며, 어느 것을 채택하더라도 다음 설명에 영향을 미치지 않는다.

A. 프레임의 길이가 일정한 경우

도 2는 종래의 프레임 동기 회로의 구성을 도시한 것이다(예 1). 도 2에 도시한 프레임 동기 회로를 일정 길이 프레임의 전송 시스템에 적용한 것을 전제로 한다. 도 2에 도시한 바와 같이, 입력단(11)으로부터 입력되어 수신된 데이터 순차는 유니크 워드 검출기(12)로 보내진다. 유니크 워드 검출기(12)에서, 입력버퍼(15)는 입력단(1)으로부터 보내진 수신된 데이터 순차를 보유하여, 매 소정의 타이밍에서 유니크 워드 길이에 해당하게 데이터를 잘라내어 그 데이터를 비교기(16)로 공급하고, 이어서 매 동일 타이밍에서 한 비트만큼 데이터의 절단된 위치를 시프트 한다.

비교기(16)는 입력버퍼(15)로부터 공급된 데이터와 유니크 워드 발생기(17)로부터 주어진 유니크 워드를 비교하여, 데이터가 유니크 워드와 일치할 때 "1"을, 이들이 일치하지 않을 때 "0"을 비교결과로서 동기 판정 회로(13)에 공급한다. 이 경우, 비교동작이 비교기(16)에 수행될 때 발생되는 코드 오류에 근거한 비검출을 방지하기 위해서, 일정 비트 수의 불일치를 허용함으로써 "일치"로서 제공할 수 있다.

다음에, 동기 판정 회로(13)의 동작을 기술한다. 도 3은 동기 판정 회로(13)의 상태천이도이다. 먼저, 동기 판정 회로(13)는 프레임 동기가 전혀 되어 있지 않는 비동기 상태(S1)에 있다. 비동기 상태(S1)에서 동기 판정 회로(13)는 "1"이 비교기(16)로부터 공급된 때, 동기 판정 회로 자신의 상태를 "검출"로서 후방 1 상태(S2)로 천이하고, "0"이 공급된 때 비동기 상태(S1)에서 동기 판정 회로 자신의 상태를 "비검출"로서 유지한다.

후방 1 상태(S1)로 천이된 동기 판정 회로(13)는 비교기(16)의 출력을 대기하기 위해서 일정 프레임 길이만큼 상기 수신된 데이터 순차를 스킵한다. 비교기(16)로부터 비교결과가 "1"일 때, 동기 판정 회로(13)는 "검출"로서 그 자신의 상태로 다음 후방 2 상태(S3)로 천이하고, 비교결과가 "0"일 때, "비검출"로서 비동기 상태(S1)로 되돌아간다. 상기 기술된 바와 유사한 처리 또한 후방 2 후의 상태에서 수행되며, 동기 판정 회로(13)의 상태는 비검출의 경우 비동기 상태(S1)로 즉시 되돌아가며, "검출"이 전체 N + 1 번 동안 계속될 때 동기 형성 상태(S5)로 진행한다.

여기서, 후방 1부터 후방 N까지 상태는 오동기의 발생 빈도 수를 감소시키도록 설정되며, 일반적으로 이러한 설정을 "후방 보호(backward protection)"라 한다. 후방 보호가 설정되어 있지 않을 때, 유니크 워드와 일치하는 부분이 수신된 데이터 순차 내의 유니크 워드 이외의 부분 어딘가에 우연하게 존재한다면, 유니크 워드를 잘못하여 검출하는 오검출이 발생할 수 있고, 그 결과 빈번한 오동기를 초래하게 된다. 그러나, 본 발명에서 예시한 동기 판정 회로(13)엔 후방 보호가 제공되어 있고, 또한 오검출에 기인한 오동기의 발생 빈도 수를 감소시키도록 N + 1번 일치판정을 반복한다.

더욱이, 동기 형성 상태(S5)에서도, 동기 판정 회로(13)는 비교기(16)로부터 출력을 대기하기 위해서 일정 프레임 길이만큼만 상기 수신된 데이터 순차를 스킵한다. 비교기(16)로부터 "1"이 공급될 때, 동기 판정 회로(13)는 그 자신의 상태를 "검출"로서 동기 형성 상태(S5)를 유지하고, "0"이 공급된 때, 그 자신의 상태를 "비검출"로서 전방 1 상태(S6)로 천이한다. 전방 1부터 전방 M까지 상태 진행은 상기 기술된 후방 1부터 후방 N까지 상태의 진행과 반대이며, "검출"의 경우, 진행은 동기 형성 상태(S5)로 즉시 돌아가며, "비검출"이 전부 M + 1번 동안 계속될 때, 진행은 비동기 상태(S1)로 되돌아간다. 더욱이, 전방 1부터 전방 M까지 상태는 "동기 오류(synchronous error)"의 빈번한 발생을 피하기 위해서 제공되며, 이러한 설정을 일반적으로 "전방 보호(forward protection)"라 한다. 전방 보호가 제공되지 않을 때, 동기는 코드 오류에 기인한 비검출이 발생한 즉시 나타날 수 있다. 그러나, 본 예에서 예시된 동기 판정 회로(13)엔 전방 보호가 되어 있고 "동기 오류"의 발생 빈도 수를 감소시키기 위해서 M + 1번 동안 일치판정을 반복한다.

B. 가변길이 프레임의 경우

B-1. 동기 판정이 도 3에 도시한 상태 이행에 따라 달성될 때.

가변 길이 프레임의 전송 시스템에서, 유니크 워드만이 프레임 동기 코드로서 사용될 때, 동기는 동기 판정 회로(13)의 기능 및 동작을 제외하고 도 2에 도시한 예 1과 유사한 구성의 회로를 사용하여 형성될 수도 있다. 그러나, 가변 길이 프레임을 사용한 데이터 전송 시스템에서, 다음 프레임 동기 코드의 출현 위치는 수신측에서 미리 예측할 수 없으므로, 동기는 도 3에 도시한 상태 천이를 수행함으로써 안정하게 형성될 수 없고, 유니크 워드는 수신된 데이터 순차를 모든 프레임에 대해 연속적으로 한 비트씩 시프트시킴으로써 검출되어야 한다. 이러한 이유로, 유니크 워드 검출 시도 빈도수가 증가할 것이며, 그 결과 오검출 발생 빈도수가 더 증가하게 된다. 그러므로, 이 예에서, 유니크 워드뿐만 아니라 프레임 길이 정보도 프레임 동기 코드로서 사용되는 프레임 동기 회로의 구성 및 동작에 대해 기술한다.

도 4는 프레임 동기 코드로서 유니크 워드 및 프레임 길이 정보를 사용하는 종래의 프레임 동기 회로(예 2)의 구성을 도시한 것이다. 도 4에서, 도 2의 각 부분과 공통되는 부분에 동일 참조부호를 사용하였으므로 이들의 설명을 생략한다. 도 4에 도시한 예 2와 도 2에 도시한 예 1간 차이는 동기 판정 회로(13)가 동기 회로(13a)로 대치되고 프레임 길이 정보 검출기(18)가 새롭게 설치된 것이다.

프레임 길이 정보 검출기(18)는 입력단(11)으로부터 입력된 수신된 데이터 순차 및 동기 판정 회로(13a)로부터 출력단(11)으로 공급되는 프레임 동기 출력에 따라 유니크 워드가 이어지는 프레임 길이 정보를 추출하여, 출력 데이터를 디코딩이 수행된 후 동기 판정 회로(13a)로 공급한다. 더욱이, 오류가 프레임 길이 정보에 포함되어 있을 때, 이하 기술되는 바와 같이, 수신된 데이터 순차에 대한 동기 판정이 영향을 받을 수 있으므로, 오류 정정 및 검출 처리(코딩 및 디코딩)는 프레임 길이 정보의 신뢰성을 개선하기 위해서 프레임 길이 정보에 대해 종종 제공된다.

동기 판정 회로(13a)는 프레임 동기 코드를 검출할 때 프레임 길이 정보 검출기(18)로부터 공급된 프레임 길이 정보를 사용하여 다음 프레임 동기 코드의 위치를 추정하고, 비교기(16)의 출력을 대기하기 위해서 관련된 추정된 위치로 그 수신된 데이터 순차로 스킵한다. 상기 기술된 것을 제외한 동작은 예 1과 유사하므로 도 3에 도시한 상태 천이에 따른 동기 판정은 일정 길이 프레임의 경우와 같이 수행될 수 있으므로 안정된 동기가 형성될 수 있다.

B-2. 동기 판정이 도 3에 도시한 상태 천이에 따르지 않고 달성될 때.

다음에, 도 3에 도시한 상태 천이에 따르지 않고 동기 판정이 달성되는 종래의 프레임 동기 회로(예 3)를 설명한다. 도 3에 도시한 가변 길이 프레임을 사용한 데이터 전송 시스템에서, 유니크 워드 및 프레임 길이 정보는 프레임 동기 코드로서 사용되며, 오류 정정 및 검출처리는 프레임 길이 정보에 적용되는 것을 전제로 한다. 오류 없이 프레임 길이 정보가 유니크 워드가 이어지는 위치에서 검출될 때, 정확한 프레임 동기 코드가 검출된 것으로 판정된다. 예 3에 따라, 오검출의 발생 빈도 수는 유니크 워드만이 프레임 동기 코드로서 사용된다면 더욱 감소될 수도 있으므로, 프레임 동기 위치는 도 3에 도시한 상태 천이를 채택하지 않아도 높은 신뢰성으로 판정될 수 있다.

상기 기술된 방법으로부터 명백한 바와 같이, 일정 및 가변 길이 프레임에 대한 종래의 프레임 동기 회로는 종래의 전송 시스템에서, 랜덤 오류 및 버스트 오류와 같은 전형적인 코드 오류에 대한 어느 경우에도 유효하게 동작한다.

그러나, 상기 기술된 것과 상이한 형태의 새로운 코드 오류가 발생될 수 있는 전송 시스템이 최근에 출현하였다. 예를 들면, ATM(asynchronous transfer mode: 비동기 전송 모드) 전송에서, 통화량이 전송채널용량에 비해 너무 클 때, 48바이트 내지 53바이트의 패킷단위로 데이터 상실(셀 상실)이 발생할 수 있다. 더구나, 인터넷 상에서, 상기 기술된 것보다 긴 패킷단위의 데이터 상실이 발생하였다. 또한, 소위 멀티미디어 전송에서, 복수의 디스플레이 매체에 대응하는 코드화된 데이터는 멀티플렉스되므로, 멀티플렉스된 패턴을 나타내는 정보에서 코드 오류가 발생한 때, 틀린 패턴을 사용하여 분리가 수행되어, 패턴단위에 데이터 상실이나 데이터 삽입이 야기된다.

이러한 형태의 코드 오류가 발행할 수 있는 데이터 전송 시스템에 종래의 프레임 동기 회로를 적용할 때, 동기 특성이 실제적으로 저하되는 문제가 나타난다.

여기서, 도 5a 내지 도 5d에 데이터 상실/삽입의 예를 보였다. 도 5a 내지 도 5d에 도시한 바와 같이, 도 5a와 같이 수신된 데이터 순차에서 데이터 상실이 발생한 때, 데이터 상실이 발생한 프레임의 길이는 도 5b와 같이 원래의 프레임 길이보다 짧아지게 된다. 그리고, 도 5c와 같이 데이터 삽입(패킷 삽입)이 수신된 데이터 순차에서 발생한 때, 데이터 삽입이 발생한 프레임의 길이는 도 5d와 같이 원래의 프레임 길이보다 길게 된다.

도 3의 상태 천이를 채택한 프레임 동기 회로(예 1 및 2)가 동기 형성 상태에 있을 동안 데이터 상실/삽입이 발생된 때, 전방 보호의 단 번호(M)보다 "1" 큰 프레임의 번호에 대해 잘못된 프레임 동기 위치가 연속적으로 출력되어, 연속한 동기 오류가 야기된다. 더욱이, 동기를 회복하기 위해서, 후방 보호의 단 번호(N)에 1을 더한 번호의 동기 코드가 연속적으로 검출되어야 한다. 즉, 동기 오류의 주기가 긴 문제가 있다.

더욱이, 상기 기술된 연속한 동기 오류의 시간(프레임 수)을 줄이기 위해서, 전방 및 후방 보호 단수를 줄이는 대책을 생각할 수 있다. 그러나, 이러한 대책을 시도했을 때, 종래의 전송 시스템에서 랜덤 오류나 버스트 오류와 같은 전형적인 코드 오류에 대해 저항력을 유지할 수 없는 결점이 나타날 것이며, 이러한 결점을 갖는 것 이외의 대책은 알려져 있지 않다.

한편, 가변 길이 프레임을 사용한 데이터 전송 시스템에서 도 3의 상태 천이를 사용하지 않는 프레임 동기 회로에서, 상기 기술된 연속한 동기 오류가 발생하지 않더라도, 프레임 동기 코드 내에 포함된 프레임 길이 정보로 표현된 것들보다 짧거나 긴 프레임이 수신되므로 다음 프레임 동기 위치를 정확하게 검출할 수 없고, 따라서 데이터 상실/삽입이 발생한 프레임뿐만 아니라 프레임들이 이어지는 프레임에서도 동기 코드를 검출할 수 없어, 그 결과 적어도 2개의 프레임 전체의 동기 오류가 되는 결과를 초래한다.

더구나, 다음 프레임 동기 코드를 정확하게 검출할 수 없을 때에도, 데이터 상실/삽입이 발생한 프레임의 프레임 길이에 오류를 표시하는 경보만이 발행할 수 있으므로 프레임 중간에 불연속을 포함하는 오류 길이를 가진 데이터가 출력될 것이다. 그러므로, 프레임 동기 회로가 이어지는 디코더(디스플레이 매체에 대응)는 프레임 동기 회로로부터 데이터를 정확하게 디코드할 수 없다. 더욱이, 코드 오류가 존재할 수 있는 전송 채널에 적용된 디코더는 오류 정정 기능이나 비트 인터리브(bit interleave)기능과 같은 오류 보호 기능을 종종 구비하고 있으나, 프레임 동기 회로로부터 공급된 데이터 중간에 불연속이 존재할 때 혹은 전체 데이터의 길이가 틀린 것일 때, 상기 언급된 기능은 전혀 작용하지 못한다.

본 발명은 코드 오류(code error), 특히 셀이나 패킷단위의 데이터 상실(data loss) 혹은 이에 데이터 삽입(data insertion)이 발생하기 쉬운 환경에서 프레임 구성(frame composition)을 갖는 데이터 순차(data sequence)를 전송하기에 적합한 프레임 동기 회로(frame synchronization circuit)에 관한 것이다.

도 1a 내지 도 1d는 프레임 동기 코드 부가 방법을 설명하는 도면이다.

도 2는 종래의 프레임 동기 회로의 구성(예 1)을 도시한 블록도이다.

도 3은 예 1에서 동기 판정 회로(3)의 상태 천이도이다.

도 4는 종래의 프레임 동기 회로의 구성(예 2)을 도시한 블록도이다.

도 5a 내지 도 5d는 데이터 상실 및 삽입이 발생한 수신 데이터 순차의 일 예를 도시한 도면이다.

도 6은 이 실시예에서 수신된 데이터 순차의 일 예를 도시한 개략도이다.

도 7a 내지 도 7h는 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드 부분만을 발췌하여 도시한 도면이다.

도 8은 본 발명의 실시예에 따른 프레임 동기 회로의 구성(구성 1)을 도시한 블록도이다.

도 9는 본 발명의 실시예에 따른 프레임 동기 회로의 수정예의 구성(구성 2)를 도시한 블록도이다.

도 10a 내지 도 10m은 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드 부분만을 발췌하여 도시한 도면이다.

도 12는 각각의 프레임 동기 코드 검출기의 내부 구성의 예(내부 구성 1의 예)를 도시한 블록도이다.

도 13a 내지 도 13k는 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드의 부분만을 발췌하여 도시한 도면이다.

도 14a 내지 도 14p는 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드의 부분만을 발췌하여 도시한 도면이다.

도 15a 내지 도 15p는 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드의 부분만을 발췌하여 도시한 도면이다.

도 16a 내지 도 16p는 도 6에 도시한 수신된 데이터 순차로부터 프레임 동기 코드의 부분만을 발췌하여 도시한 도면이다.

도 17은 본 발명의 실시예에 따른 프레임 동기 코드 검출기를 가변 길이 프레임에 적용한 때의 구성을 도시한 블록도이다.

도 18은 본 발명의 실시예에 따른 프레임 동기 코드 검출기를 가변 길이 프레임에 적용한 때의 구성을 도시한 블록도이다.

도 19는 또 다른 실시예에 따른 프레임 동기 회로의 구성을 도시한 블록도이다.

도 20a 내지 도 20g는 코드 오류가 발생한 때 도 19의 실시예의 동작을 설명하는 도면이다.

도 21a 내지 도 21g는 데이터 상실이 발생한 때 도 19의 실시예의 동작을 설명하는 도면이다.

본 발명은 상기 기술된 문제를 해결하기 위한 것으로, 제1목적은 종래의 전송 시스템에서 랜덤 오류나 버스트 오류와 같은 전형적인 코드 오류에 따라 오동기/비동기를 제지하면서 데이터 상실/삽입에 기인한 동기오류의 발생을 방지할 수 있는 프레임 동기 회로를 제공하는 것이다.

제2목적은 수신된 데이터 순차를 정정함으로써, 다음 회로에 악영향을 미치는 것을 줄일 수 있는 프레임 동기 회로를 제공하는 것이다.

상기 기술된 문제를 해결하기 위해서, 본 발명은

프레임 내에 프레임 동기 코드를 산재되게 배치시키는 프레임 구성을 채택한 데이터 전송 시스템에서 수신측에 사용된 프레임 동기 회로에 있어서,

수신된 데이터 순차로부터 프레임 동기 코드를 검출하여 프레임 위치를 출력하고 검출된 프레임 동기 코드를 검사함으로써 검사결과 및 올바른 프레임 동기 코드를 출력하는 프레임 동기 코드 검출기; 및

상기 검사결과에 따라 상기 수신된 데이터 순차 내에 데이터 상실 혹은 데이터 삽입이 발생하였는지 여부를 추정하는 데이터 상실 및 데이터 삽입구간 판정 회로를 포함하는 것을 특징으로 한다.

본 발명을 실시하기 위한 최적의 양태(기본 실시예)

본 실시예는 다음의 사실 및 특징을 이용하여 얻은 것이다.

(1) 패킷 유닛에서 데이터 상실/삽입이 발생되면, 프레임 내에 산재해 있는프레임 동기 코드를 위치결정하는 프레임 구성(frame composition)을 이용함으로써, 정보 데이터와 함께 프레임 동기 코드의 일부가 상실될 것이다.

(2) 수신된 데이터 순으로, 전방(시간축의 정방향) 및 후방(시간축의 역방향)의 양방향으로부터 프레임 동기 코드를 관측하면, 단지 통상의 코드 오류가 발생되면, 이 코드 오류가 동일한 위치에서 발견되는 한편, 데이터 상실/삽입이 패킷 유닛에서 발생하며, 코드 오류는 다른 위치에서 발견되는 특성이 있다.

(3) 게다가, 상실 프레임 동기 코드의 위치 및 길이는 불일치가 발생되는 위치 및 길이로부터 추정될 수 있다. 상실 정보 데이터의 위치 및 길이도 상실 프레임 동기 코드의 위치 및 길이의 추정 결과를 이용하여 추정되어, 정확한 길이를 포함하는 정보 데이터는 데이터 상실 주기가 되도록 판정된 주기로 여분 데이터(dummy data)를 삽입하고 데이터 삽입 주기가 되도록 판정된 주기로부터 관계하고 있는 데이터를 삭제함으로써 재생될 수 있다.

(4) 그 결과, 패킷 유닛내의 데이터 상실은 통상의 버스트 오류로 변환되고, 데이터 삽입은 이상적인 예로 완전히 제거될 수 있다.

상술한 사실 및 특성에 따른 바람직한 실시예에 있어서, 프레임 동기 회로는 프레임 내에 산재되게 프레임 동기 코드를 위치결정하는 프레임 구성을 채택하는 데이터 전송 시스템의 수신측에 이용되는 데 있어서,

제1프레임 동기 코드 검출기는 제1프레임 위치인 검출 위치를 출력하도록 시간축상에서 정방향의 정확한 프레임 동기 코드를 가지는 수신 데이터 순차를 검사함에 따라 프레임 동기 코드를 검출하고, 또 제1검사 결과와 같은 검사 결과를 출력하며,

제2프레임 동기 코드 검출기는 제2프레임 위치와 같은 검출 위치를 출력하도록 시간축에서 반대방향으로 정확한 프레임 동기 코드를 가지는 수신 데이터 순차를 검사함으로써 프레임 동기 코드를 검출하며, 또 제2검사 결과와 같은 검사 결과를 출력하며,

차감 회로는 제1프레임 위치 이후 즉각적으로 제1프레임 위치에서 제2프레임 위치까지의 길이를 검출하고,

프레임 길이 정보 출력수단은 프레임 길이 정보를 출력하며,

데이터 상실 및 데이터 삽입 주기 판정 회로는 프레임 길이 정보에 따른 수신 데이터 순차에 포함된 데이터 상실 주기나 또는 데이터 삽입 주기, 차감 회로로부터 출력된 길이, 제1검사 결과, 및 제2검사 결과를 추정하고,

동기 판정회로는 상기 제1프레임 위치, 제2프레임 위치, 및 상기 데이터 상실 및 데이터 삽입 주기 판정회로의 추정 결과를 토대로 프레임 동기 위치를 결정 및 출력한다.

또한, 다른 실시예에 있어서, 여분 데이터 삽입 및 삭제 회로는 추정된 데이터 상실 주기로 여분 데이터를 삽입하고 수신된 데이터 순차를 위한 추정 데이터 삽입 주기로부터 데이터를 삭제함에 따라 생성된 올바른 수신 데이터 순차를 출력하는 상술한 구성에 부가된다.

다른 실시예에 있어서, 상기 제1프레임 동기 코드 검출기 및 제2프레임 동기 코드 검출기는, 데이터 상실 주기나 또는 데이터 삽입 주기가 데이터 상실 및 데이터 삽입 주기 판정회로에 의해 추정될 경우, 초기치와 같이 동기 판정회로로부터 출력하는 프레임 동기 위치를 사용한다.

또 다른 실시예에 있어서, 상술한 각각의 구성에서, 데이터 상실 및 데이터 삽입 주기 판정회로는, 처리되려는 프레임의 프레임 길이 정보가 상기 차감 회로로부터 출력하는 길이와 다를 경우, 데이터 상실이 프레임 내에서 발생되는 지를 임시 판정하는 데,

(1) 검사 불일치 개시가 개시하는 제1개시 위치가, 시간축을 따라 전방으로 검시된 제1검사 결과로부터 회득되고 제2개시 위치와 일치하는 설정 길이보다 더 긴 연속 검사 일치 주기에 의해 일어나고, 검사 불일치가 개시하는 제1개시 위치가, 시간축에서 부방향으로 검시된 제2검사 결과로부터 획득되고 설정 길이보다 더 긴 연속 검사 일치 주기에 의해 일어나면, 처리되려는 프레임의 프레임 길이 정보와 그 위치에서 발생되는 차감회로로부터의 길이 출력 사이의 차이에 상응하는 비트 수의 데이터 상실이 최종적으로 판정된다.

(2) 제2개시 위치가 시간축에서 제1개시 위치 이전이면, 상기 비트 수의 데이터 상실이 제2개시 위치로부터 제1개시 위치까지의 주기의 소정의 위치에서 발생되는 지가 최종적으로 판정된다.

(1)이나 (2)중 어느 하나에도 적용되는 않는 경우에 있어서, 그 임시 판정은 데이터 상실이 아닌 데이터 삽입이 발생되도록 변경된다.

(3) 제1개시 위치로부터 제2개시 위치까지의 주기의 길이가 상기 차감 회로로부터 출력되는 길이와 일치하면, 그 주기는 최종적으로 판정되어, 데이터 삽입 주기가 된다.

(4) 제1개시 위치로부터 제2개시 위치까지의 주기의 길이가 상기 차감 회로로부터 출력된 길이보다 더 짧으면, 그 주기를 포함하는 상기 비트 수의 주기는 최종적으로 판정되어 데이터 삽입 주기가 된다.

더욱이, 다른 실시예에 있어서, 상기 (1) 및 (2)에 부가하여, 상기 제1개시 위치가 시간축에서 제2개시 위치 이전이면, 상기 비트 수의 데이터 상실이 제1개시 위치로부터 제2개시 위치까지의 주기의 소정의 위치에서 발생되는 지가 최종적으로 판정되며, 이것에 적용되지 않는 경우이면, 상기 (3)이나 또는 (4)의 최종 판정이 제1시간동안 수행된다.

또한, 다른 실시예에 있어서, 프레임 번호가 상호 이용되고, 상기 (1) 및 (2)에 부가하여, 상기 제1개시 위치가 시간축에서 상기 제2개시 위치 이전이고, 상기 제1프레임 위치에 의해 검시된 프레임 번호가 제2프레임 위치로 검시된 바로 뒤따르는 프레임 번호와 연속적으로 되면, 상기 비트 수의 데이터 상실이 상기 제1개시 위치로부터 상기 제2개시 위치까지의 주기의 소정 위치에서 발생되는 지가 최종적으로 판정되고, 단지 이것을 적용되지 않는 경우에는, 제1시간동안 상기 (3) 이후에 진행되도록 하게 되고, 또, 상기 (3) 및 (4)에 부가하여, 상기 제1개시 위치로부터 제2개시 위치까지의 주기의 길이가 상기 차감 회로로부터 출력된 길이보다 더 길면, 상기 비트 수의 데이터 삽입이 그 주기의 소정의 위치에서 발생되는 지 여부가 판정된다.

또한, 다른 실시예에 있어서, 제1및 제2스레숄드 값이 유도되고, 또 처리되려는 프레임의 프레임 길이 정보가 차감 회로로부터 출력된 길이와는 다르고, 이 양쪽간의 차이가 설정된 제1스레숄드 값보다 더 짧으면, 상기 데이터 상실 및 데이터 삽입 주기 판정회로는, 데이터 상실이 그 프레임에서 발생되는 지를 임시 판정하며, 또 상기 (1) 및 (2)에 부가하여, 상기 제1개시 위치가 시간축에서 상기 제2개시 위치 이전이면, 상기 비트 수의 데이터 상실이 제1개시 위치로부터 제2개시 위치까지의 주기의 소정의 위치에서 발생되는 지가 최종적으로 판정되고, 상기 프레임의 프레임 길이 정보가 상기 차감 회로로부터 출력된 길이와 다르고 또 상기 차감 회로로부터 출력된 길이도 설정된 제2스레숄드 값보다 더 짧으면, 데이터 상실이 그 프레임에서 일어나는 지가 임시 판정되며, 상기 (3) 및 (4)에 부가하여, 상기 제1개시 위치로부터 상기 제2개시 위치까지의 주기의 길이가 상기 차감 회로로부터 출력된 길이보다 더 길면, 상기 비트 수의 데이터 삽입이 그 주기의 소정의 위치에서 발생되는 지가 최종적으로 판정된다.

상술한 각각의 실시예에 따르면, 비록 패킷 유닛 내에서 데이터 상실 및 데이터 삽입이 발생되더라도, 프레임 동기 오류가 도출되지 않고 또 데이터 상실 및 데이터 삽입의 위치 및 길이가 정확하게 추정될 수 있다. 그리고, 정정된 길이를 가지는 정보 데이터가 데이터 상실 주기가 되도록 판정된 주기 내의 여분 데이터를 삽입하고, 데이터 삽입 주기가 되도록 판정된 주기와 관련된 주기의 데이터를 삭제함에 따라 재생될 수 있다. 그 결과, 패킷 유닛 내의 데이터 상실은 버스트 오류로 변환되며, 비록 데이터 삽입이 발생하더라도, 이에 따른 효과는 이상적인 경우에서 완전히 제거될 수 있다. 또한, 프레임 길이 정보가 프레임 동기 코드에 포함되거나 또는 유니크 위드가 적절하게 설정되면, 이러한 실시예로 인해, 고정성 길이의 프레임 뿐만 아니라 가변성 길이의 프레임까지도 적용될 수 있다. 물론 여기에는 추정 및 보정된 데이터 상실/삽입의 위치 및 길이에 때한 특정한 제한이 없다.

[제1실시예]

이하, 본 발명의 제1실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 실시예는 청구항 1에 관련한 프레임 동기 회로에 대응하는 구성과, 청구항 4에 관련한 프레임 동기 회로에 대응하는 기능을 토대로 하며, 그 설명은 이러한 기본 구조 및 기능을 근거로 하여 서술한다. 그러나, 이러한 설명은 각각의 청구항과의 관련을 명확히 하도록 다른 청구항과 관련한 특유의 프레임 동기 회로의 구성을 포함하는 실시예들에 부가될 것이다.

A. 프레임 동기 회로의 구성

A-1. 도 8에 도시된 구성

도 8은 본 발명의 일 실시예에 따른 프레임 동기 회로의 구성(구성 1)을 도시한 블록도이다. 이 도면에 있어서, '31'은 수신 데이터 순차가 입력되는 입력단이고, '32'는 입력단(31)으로부터 입력된 수신 데이터 순차를 검사하는 제1동기 코드 검출기이며, 유니크 워드는 시간축을 따라 전방으로 프레임 동기 회로의 내측에 발생되어 제1검사 결과(40)을 출력하며, 동기 위치 후보(candidate)에 있는 제1프레임 위치(37)는 관련하는 검사 결과를 토대로 한다. 그리고 부호 '33'은 입력단(31)으로부터 입력된 수신 데이터 순차를 검사하는 제2동기 코드 검출기를 나타내며, 유니크 워드는 시간축을 따라 후방으로 프레임 동기 회로의 내측에 발생되어 제2검사 결과(41)를 출력하고, 동기 위치 후보에 있는 제2프레임 위치(38)는 관련하는 검사 결과를 토대로 한다.

덧붙여 말하자면, 시간축을 따르는 전방으로의 체킹은 수신 순으로 수신 데이터 순차를 검시하고 또, 매 해당 비트를 위해 비교하도록 이러한 순차에 상응하는 순으로 기준 유니크 워드(reference unique word)를 검시하는 처리로서 간주된다. 그리고, 시간축을 따르는 후방으로의 체킹은 수신의 반대순서로 수신 데이터 순차를 검시하고 또 매 해당 비트를 위해 비교하도록 이러한 역순에 상응하는 순서로 기준 유니크 워드를 검시하는 처리로서 간주된다.

부호 '44'는 제1프레임 위치(37)와 제2프레임 위치(38) 사이의 차이를 출력하는 차감 회로를 나타내고, '34'는 제1프레임 위치(37), 제2프레임 위치(38) 및 차감 회로(44)의 출력에 따른 데이터 상실/삽입 주기를 추정하고 판정 결과(39)로서 결정된 주기를 출력하는 데이터 상실 및 데이터 삽입 주기 판정회로이다. '35'는 제1프레임 위치(37), 제2프레임 위치(38) 및 판정 결과(39)에 의거하여 프레임 동기 위치를 결정하여 이를 프레임 위치 출력단(36)에 출력하는 동기 판정회로이다. 덧붙여 말해, 작동의 설명을 포함하는 데이터 상실/삽입 주기의 추정 처리 및 프레임 동기 위치의 결정 처리를 후술한다.

A-2. 도 9에 도시된 구성

도 9는 본 발명의 다른 실시예에 따른 프레임 동기 회로의 변형된 구성(구성 2)를 도시한 블록도이다. 말하자면, 이러한 도면에 도시된 프레임 동기 회로 사이에는 커다란 차이가 있으며, 도 8에 도시된 것은 여분 데이터 삽입 및 삭제 회로(42)를 제공하는 것이다.

이 여분 데이터 삽입 및 삭제 회로(42)는 데이터 상실 및 데이터 삽입 주기 판정회로(34)로 부터의 출력에 따른 입력단(31)로부터 입력된 수신 데이터 순차를 정정하고, 정정된 수신 데이터 순차 출력단(43)을 통해 정정된(수신 데이터 순차를 정정함) 수신 데이터 순차를 출력한다. 이하 구체적인 정확한 처리를 작동상 설명으로 후술한다.

A-3. 도 8 및 도 9에 파선 부분이 부가된 구성

게다가, 각각의 프레임 동기 회로의 변형의 구성(구성 3, 4)은 파선으로 추가의 부위를 표현함에 따라 도 8 및 도 9에 도시되어 있다.

덧붙여 말하자면, 도 3의 상태 천이는 상술한 구성중 하나에 적용된다.

B. 전송 데이터의 구성

도 6은 본 실시예에 있어서의 수신 데이터 순차의 일 예를 도시한 개략도이다. 도면에 도시된 바와 같이, 프레임 동기 코드는 본 발명에서 산재되게 프레임 내에 위치결정된다. 본 실시예에서의 복잡한 설명을 회피하기 위해, 프레임 길이는 고정 길이로서 지정되고, 프레임 동기 코드는 M 순차와 같이 유니크 워드로 이루어지며, 산재된 위치결정을 위한 방법은 M 비트의 간격으로, 단일 비트(총 N 비트)의 등간격의 위치결정에 대한 것이다.

따라서, 프레임 길이는 N × (M + 1) 비트로 되며, 정보 데이터 길이는 N × M 비트로 된다. 덧붙이자면, N 및 M 은 자연수이다.

도 6은 수신 데이터 순차의 제i프레임(i는 자연수)의 구성을 예시하고 있다. 프레임의 헤드에서, 프레임 동기 코드의 제1비트(S1)이 배열되고, M-비트 정보 데이터, 제2비트(S2), M-비트 정보 데이터, ..., 제N 비트(SN), 및 M-비트 정보 데이터가 순차로 배열된다. 게다가, 비록, 최종 정보 데이터 블록의 길이가 1-M 비트 영역에서 변경되더라도, 프레임 동기는 작용되지 않으므로, 변덕스러운 길이를 갖는 고정 길이 프레임이 실제로 처리될 수 있다.

C. 통상의 코드 오류 발생시의 작동

다음에, 본 실시예에 따른 작동은 종래의 데이터 전송 시스템에서의 무작위성 오류 및 버스트 오류와 같은 통상의 코드 오류일 때를 기재한다.

도 7a 내지 도 7h는 도 6에 예시된 수신 데이터 순차로부터 발췌된 프레임 동기 코드의 일부만을 도시한 도면이다. 여기서는 도 7a의 코드 오류없이 수신 데이터 순차의 대응 비트 위치를 가지고 도시되는 데, 코드 오류를 갖는 수신 데이터 순차는 도면에서 "x"로 표식된 위치에서 발생되며, 도 7c의 프레임 위치(제1프레임 위치)는, 프레임 동기가 도 7b의 수신 데이터 순차, 도 7d의 기준 유니크 워드, 도 7b의 수신 데이터 순차와 전방으로의 기준 유니크 워드 사이의 도 7e의 검사 결과(제1검사 결과)에 시간축을 따라 전방으로 수행될 때 획득되고, 도 7f의 프레임 위치(제2프레임 위치)는 프레임 동기는, 도 7b의 수신 데이터 순차, 시간축을 따르는 후방으로의 기준 유니크 워드, 및 도 7b의 수신 데이터 순차와 후방으로의 도 7g의 기준 유니크 워드 사이의 도 7h의 검사 결과(제2검사 결과)에 시간축을 따라 후방으로 수행될 때 획득된다. 도면에 도시된 예에 있어서, 코드 오류는 제4 비트(S4)와 제6 비트(S6)에서 발생된다.

도 7a 내지 도 7h에 도시된 바와 같이, 통상의 코드 오류가 발생되면, 시간축에 따른 후방의 프레임 동기 검출에 의해 획득된 제1프레임 위치는, 시간축을 따르는 후방의 프레임 동기 검출에 의해 획득된 제2프레임 위치와 일치하며, 양자는 통상의 위치를 지정한다. 따라서, 차감 회로(44)의 출력은 검출될 프레임의 길이와 일치한다. 그러나, 제1프레임 위치는 처리(검출)되려는 프레임의 헤드부를 나타내고, 제2프레임 위치는 관련된 프레임의 바로 뒤따르는 프레임의 헤드 위치를 나타낸다. 또한, 도 7e의 제1검사 결과 및 도 7h의 제2검사 결과에 있어서, 검사의 불일치를 나타내는 복수의 "1"은 제4 비트(S4) 및 제6 비트(S6)에서 발생하지만, 양쪽 검사 결과가 완전히 일치하게 된다.

상술한 바와 같이, 2개의 특성 즉,

(1) 차감 회로(44)의 출력은 검출되려는 프레임의 길이와 일치하고, 또

(2) 제1검사 결과는 제2검사 결과와 일치하는

특성이 적용되면, 무작위성 오류 및 버스트 오류와 같은 통상의 코드 오류가 발생되는 지를 해석하고, 그 결과, 데이터 상실 및 데이터 삽입 주기 판정회로(34)는 동기 판정회로(35)에 소정의 데이터를 출력하지 않게 된다. 따라서, 동기 판정회로(35)는 정확한 프레임 동기 위치(제1프레임 위치나 또는 제2프레임 위치가 출력되는 회로의 설계에 따라 다름)로서의 제1프레임 위치나 또는 제2프레임 위치를 출력한다.

상술한 바와 같이, 통상의 코드 오류가 발생되면, 본 실시예에 따른 프레임 동기 회로는 종래의 프레임 동기 회로와 같게 작동한다. 물론, 코드 오류없이 제대로 작동된다는 점에서 이전과 같다. 게다가, 구성 2 내지 4에 있어서도 동일한 작동으로 수행된다. 덧붙여 말하자면, 여분 데이터 삽입 및 삭제 회로(42)는 정정된 수신된 데이터 순차 출력단(43)을 지나는 수신 데이터 순차를 마련한다. 더욱이, 구성 3 및 4에 있어서, 데이터 상실 및 데이터 삽입 주기 판정회로(34)는 아무것도 출력하지 않기 때문에, 제1프레임 동기 코드 검출기(32)와 제2프레임 동기 코드 검출기는 초기화되지 않는다.

D. 데이터 상실만이 발생할 때의 작동

다음에, 단지 패킷 유닛에서 데이터 상실만이 발생하는 때(데이터 상실 이외의 코드 오류가 발생하지 않는 때)의 본 실시예에 따른 작동을 설명한다.

그렇지만, 설명이 복잡하게 되는 것을 회피하기 위해, 데이터 상실은 유니크 워드의 다중 위치결정 주기의 간격으로 발생하도록 구성된다. 또한, 이러한 섹션에 있어서, 이전에 기록된 구성 2에서의 처리를 기술한 후, 구성 1에서의 처리를 설명한다.

도 10a 내지 도 10m은 도 6에 예시된 수신 데이터 순차로부터 발췌된 프레임 동기 코드의 일부만을 도시한 도면이다. 여기서는, 코드 오류없는 수신 데이터 순차(도 10a), 데이터 상실이 프레임에서 발생되는 수신 데이터 순차(도 10b), 수신 데이터 순차(도 10b)에 후방으로의 기준 유니크 워드(도 10d), 수신 데이터 순차(도 10b)에 전방으로의 제1검사 결과(도 10e), 수신 데이터 순차(도 10b)에 후방으로의 제2프레임 위치(도 10f), 시간축을 따르는 후방으로의 기준 유니크 워드(도 10g), 및 수신 데이터 순차(도 10b)에 후방으로의 제2검사 결과(도 10h)를 도면의 상부에 도시하고 있다. 본 실시예에 도시된 예에 있어서, 수신 데이터 순차(도 10b)에서 명백한 바와 같이, 제5 비트(S5)에서 제8 비트(S8)까지의 4개의 비트는 데이터 상실에 기인하여 상실된다.

이러한 데이터 순차(도 10b)가 입력단(31)으로부터 입력되면, 관련된 수신 데이터 순차는 제1프레임 동기 코드 검출기(32) 및 제2프레임 동기 코드 검출기(33)로 공급된다.

여기에서, 각각의 프레임 동기 코드 검출기의 내부 구성예(내부 구성예 1)는 도 12에 도시되어 있다. 이 내부 구성예 1은 수신 데이터 입력단(21), 비교된 결과를 출력하도록 수신 데이터 입력단(21)로부터의 수신 데이터 순차와 기준 유니크 워드를 비교하는 유니크 워드 검출기(22), 관련된 비교 결과를 토대로 프레임 위치를 검출하는 동기 판정회로(23), 검출된 프레임 위치를 출력하는 프레임 위치 출력단(24), 및 유니크 워드 검출기(22)의 비교 결과를 출력하는 검사결과 출력단(29)으로 이루어진다.

이 유니크 워드 검출기(22)는 유니크 데이터의 후보를 출력하도록 수신 데이터 입력단(21)로부터 수신 데이터 순차를 임시저장하는 입력 버퍼(25), 기준 유니크 워드를 생성하는 유니크 워드 발생기(27), 및 비교 결과(예를 들면, exclusive OR)를 출력하도록 양자를 비교하는 비교기(26)를 설비하고 있다. 입력 버퍼(25)는 비교기(26)에 공급하도록 매 설정 시간마다 임시저장된 데이터로부터의 유니크 워드 길이와 동일한 데이터를 컷아웃(cut out)하며, 또 동일한 시간마다 순차적으로 하나씩 데이터의 컷아웃된 위치를 시프트한다. 덧붙여 말하자면, 입력 버퍼(25)와 유니크 워드 발생기(27)로부터의 데이터 출력 순차(비트 출력 순차)는 제1프레임 동기 코드 검출기에서의 시간축(FIFO)에서 전방이나 또는 제2프레임 동기 코드 검출기에서의 시간축(LIFO)에서 반대방향에 있고, 그 결과, 각각의 유니크 워드 발생기에 대해 상이한 구성을 채용하는 것이 필요하지만 , 본 실시예에서 설명이 복잡하게 되는 것을 회피하기 위해, 도 12에 도시된 구성이 대표적인 예를 이루고 있다. 또한, 도 10a 내지 도 10m에 있어서, 이해할 수 있는 데이터 각각의 구성을 이루도록, 시간축의 반대방향에서의 데이터는 시간축의 전방의 데이터를 변환된다.

상술한 구성을 갖는 제1프레임 동기 코드 검출기(32)는 도 10c에 도시된 제1프레임 위치(37)을 출력하도록 시간축을 따르는 전방으로 공급된 수신 데이터 순차로부터 프레임 동기 코드를 검출한다. 한편, 동기가 확립된 상태에 있어서, 제1프레임 동기 코드 검출기(32)의 내측의 유니크 워드 발생기(27)는 도 10d에 도시된 전방의 기준 유니크 워드를 발생하며, 도 10e에 도시된 제1검사 결과(40)는 기준 유니크 워드 및 수신 데이터 순차를 검사함에 따라 발생된다.

도 10의 예에 있어서, 제5 비트(S5)로부터 제8 비트(S8)까지의 4개의 비트는 데이터 상실로 인해 상실되지만, 데이터 상실 이외의 코드 오류는 발생되지 않기 때문에, 제5 비트(S5)로부터 제8 비트(S8)까지의 제1검사 결과(도 10e)는 정확하게 "0"으로 설정되게 된다. 그러나, 4개의 비트를 초과하여, 제j 비트(Sj)가 제(n-j) 비트(Sj-4)(9 <= j <= N)와 일치하면, 그 검사 결과는 "0"으로 되며, 이들이 불일치한 상태에 있을 때는, "1"로 되며, 그 결과, 4개의 비트를 초과하는 비트는 불확정을 나타내는 "?"로 도면에 표현된다.

다시 말해서, 제2프레임 동기 코드 검출기(33)는 시간축의 반대 방향에서의 프레임 동기 코드를 검출하는 것을 제외하고는 상술한 프레임 동기 코드 검출기(32)와 동일한 작동을 수행한다. 따라서, 도 10f 내지 도 10h에 도시된 바와 같이, 제2프레임 위치(38), 반대 방향의 기준 유니크 워드 및, 제2검사 결과(41)가 획득될 수 있다. 도 10의 예에 있어서, 데이터 상실 이외의 코드 오류는 발생되지 않기 때문에, 제N 비트(SN)로부터 제9 비트(S9)까지의 제2검사 결과(도 10h)는 정확하게 "0"로 설정되지만, 제9 비트 이전에, 제j 비트(Sj)가 제(j-4) 비트(Sj-4)(5 <= j <= 8)와 일치하면, 제2검사 결과는 "0"로 되며, 또 이들이 불일치한 상태에 있을 때는, "1"로 되고, 그 결과, 제9 비트 이전의 비트는 "?"로 표현된다. 그리고, 차감 회로(44)에 있어서, 제1프레임 위치(37)와 바로 다음의 제2프레임 위치(38) 사이의 차이는 데이터 상실 및 데이터 삽입 주기 판정회로(34)에 공급하도록 결정된다. 도 10의 예에 있어서, 여기서 N-4 비트의 차이가 존재하기 때문에, 데이터 상실 데이터 삽입 주기 판정회로(34)는 데이터 상실이 발생되는 지를 임시 판정한다.

일반적으로, 낮은 자기상관의 M 순차등은 유니크 워드를 위해 이용되고, 그 결과, 제j 비트(Sj) 및 제(j-4) 비트(Sj04) 사이의 비교 결과는 연속적으로 "일치한 상태"로 되는 것이 희박하게 된다. 즉, 데이터 상실 발생 위치 이후의 제1검사 결과(40)는 연속적으로 "0"으로 설정되고, 데이터 상실 발생 위치 이전의 제2검사 결과(41) 또한 연속적으로 "0"으로 설정된다. 다시 말해서, 이전의 기재에서 명백한 바와 같이, 데이터 상실 발생 위치 이전의 제1검사 결과(40)와, 데이터 상실 발생 위치 이후의 제2검사 결과(41)는, 여기서 데이터 상실 이외의 아무런 코드 오류도 없는 경우, 확실하게 "0"으로 설정된다. 이러한 특성을 이용하는 본 실시예에서는, 제1및 제2검사 결과가 "불일치한 상태"로 되는 경계점을 이용함에 따라 데이터 상실 발생 위치를 추정한다.

검사 결과가 데이터 상실 발생 위치를 넘어서 제1시간동안 "1"이 되는 점은 유니크 워드의 자기상관에 따라 다르게 변하고, 그 결과, 후술하는 바와 같이 다양한 상황이 고려되게 된다.

D-1. 추정예 1

도 10I에 도시된 제1검사 결과예(1)과 도 10J에 도시된 제2검사 결과예(2)는 S4가 S8과 동일하지 않으며, S5가 S9과 동일하지 않는 지를 추정함에 따라 획득되고, 또 시간축에서 전방의 제1검사 결과예(1)을 검시한 소정 길이보다 더 긴 검사 일치 주기를 수반하는 검사 불일치를 개시하는 제1개시 위치(제4 비트(S4)의 바로 다음)는, 시간축에서 반대방향의 제2검사 결과예(1)을 검시한 소정 길이보다 더긴 검사 일치 주기를 수반하는 검사 불일치를 개시하는 제2개시 위치(제9 비트(S9)의 비로 이전)와 일치한다. 따라서, 추정된 상실 길이(이 경우 4개의 비트)의 데이터 상실이, 도 10b의 수신 데이터 순차의 제5 비트(S5)로부터 제8 비트(S8)까지의 위치 즉, 제4 비트(S4)로부터 제5 비트(S5) 사이의 위치에서 발생되는 지를 최종적으로 판정한다. 덧붙여 말하면, 추정 상실 길이는 차감 회로(44)의 출력(N-4)과 프레임 길이 정보(N) 사이의 차이를 연산함에 의해 획득된다.

그런데, 도 10k에 도시된 바와 같이, 이 추정 상실 길이는 4 비트이고, 추정 상실 위치는 제5 비트(S5)로부터 제8 비트(S8)까지의 위치에 있기 때문에, 정확한 길이를 갖는 수신 데이터 순차는, 상실된 프레임 동기 코드 및/또는 정보 데이터를 제5 비트(S5)로부터 제8 비트(S8)까지의 4개의 비트와 동일한 주기로 삽입됨에 의해 재생된다. 그러나, 수신측에서 정확하게 상실된 정보 데이터의 내용을 재생하는 것이 실제로 불가능하므로, 본 실시예에서는, 상실된 데이터가 정보 데이터이면, 상실된 데이터의 길이와 동일한 길이를 갖는 여분 데이터가 관련하는 주기로 삽입된다. 이 상실된 프레임 동기 코드 및/또는 여분 데이터의 처리는, 구성 2 및 4(도 9 참조)에서 여분 데이터 삽입 및 삭제 회로(42)에 의해 수행된다.

D-2. 추정예 2

다음에, 다른 추정에 다른 추정예를 설명한다.

도 11a 내지 도 11m은, 도 6 및, 도 11a 내지 도 11p의 상부에 도시된 도 10a 내지 도 10m의 경우와 동일한 도 11a 내지 도 11h에 도시된 수신 데이터 순차로부터 발췌된 프레임 동기 코드의 일부만을 도시한 도면이다. 그러나, 도 11l 내지 11p는 도 10i 내지 도 10k 대신에 도면의 하부에 도시되어 있다.도 11l의 제1검사 결과예(2) 및 도 11m의 제2검사 결과예(2)에 있어서, S4는 S8과 동일하고, S5는 S9과 동일하고, S3는 S7과 동일하지 않고, 그리고 S6는 S10과 동일하지 않는 지가 추정되며, 시간축의 각각의 방향에서 검시하면, 후술하는 제1개시 위치와 제2개시 위치 양자는 1 비트씩 실제의 데이터 상실 위치를 넘어서고, 그 결과, 제5 비트(S5) 직후의 위치와 제4 비트(S4) 직전의 위치는 추정 상실 위치로서 판정된다. 즉, 2개의 비트에 대응하는 모호함(ambiguity)이 추정 상실 위치에서 발생하는 것이다.

제2개시 위치가 시간축에서 제1개시 위치 이전이면, 제2개시 위치로부터 제1개시 위치까지의 주기에서 4개의 비트의 데이터 상실이 발생하는 지를 최종적으로 판정하는 이외에 선택의 여지가 없다. 즉, (1) S4 에서 S7, (2) S5 에서 S8, 및 (3) S6 에서 S9의 추정 근거중 하나는 정정된 데이터 상실 주기로 되지만, 3개의 추정근거중 하나를 성취하기에 충분한 정보가 획득되지는 않는다. 이러한 경우에서 여분 데이터가 삽입되면, 추정 상실 길이와 비교되는 상술한 모호한 정도에 상응하는 비트 수에 의해 보다 긴 주기로 데이터 상실 주기를 처리하는 것이 안전하다. 도 11a 내지 도 11m의 에에 있어서, 추정 상실 길이는 4개의 비트이고, 추정 상실 위치는 제3 비트(S3), 제4 비트(S4), 및 제5 비트(S5)중 하나의 직후에 있고, 그 결과, 정확한 길이를 갖는 수신 데이터 순차가 상실 프레임 동기 코드 및/또는 여분 데이터를 도 10n에 해칭으로 도시된 바와 같이, 제4 비트(S4)로부터 제9 비트(S9)까지의 6개의 비트와 동일한 주기로 삽입됨에 따라 재생된다.

상술한 바와 같이, 검사 결과가 제1시간동안 "1"로 되는 위치는 실제의 데이터 상실 발생 위치를 넘어 유니크 워드의 자기상관에 의해 달리 변경한다. 많은 M 순차와 마찬가지로, 유니크 워드의 자기상관이 "0"으로 되는 것이 추정되면, 상술한 제1개시 위치가 제2개시 위치와 일치할 가능성은 25%가 된다. 게다가, 몇몇의 모호한 비트가 발생할 가능성은 다음과 같다.

(1) 1비트 : 25%

(2) 2비트 : 18.75%

(3) 3비트 : 12.5%

그러므로, 3비트 이하의 모호함(ambiguity)이 허용될 때, 80% 이상의 확률을 가지고 데이터 상실 주기가 추정될 수 있다.

D-3. 동기판정회로(35)의 작동

구성 1은 데이터 삽입 및 삭제 회로를 제공하지 않으므로, 데이터 상실주기가 판명되었을 때에도, 수신 데이터를 작동시키지 않는다. 그러므로, 다음 단계의 회로(예를 들면 매체 부호화에 대응하는 디코더)로 데이터 상실에 대한 경보가 출력되어 데이터 상실주기를 알릴 뿐이다. 그러나, 제1프레임 위치는 데이터 상실이전에서의 프레임 위치로서 정확하고, 제2프레임 위치는 데이터 상실 이후에서의 프레임 위치로서 정확하며, 그래서 출력된 프레임 동기 위치는 동기판정회로(35)에서 제1 프레임 위치로부터 제2프레임 위치로 정확히 되어야 한다. 이 경우에서의 프레임 동기 위치의 출력 결과의 예는 도 11o에 도시된다.

그런데, 계속되는 프레임에서 이러한 동작을 신속하게 계속하기 위해서, 기준 유니크 워드 및 제1프레임 위치를 정확히 할 필요가 있으며, 이 때 이 위치는 제1프레임 동기 코드 검출기(32)의 내부 상태(내부 데이터)이다. 그 목적으로, 구성 3에 도시된 바와 같이 동기 판정의 출력 결과에 따라 제2프레임 동기 코드 검출기(32)의 내부 상태를 초기화하는 것이 매우 효과적이다.

한편, 구성 2는 데이터 삽입 및 삭제 회로(42)를 제공하며, 정확한 길이를 가진 수신 데이터 (정확히 된 수신 데이터 순차)는 전술한 여분 데이터(dummy data)를 삽입하는 것에 의해 생성된다. 그러므로, 동기판정회로(35)는 제1프레임 위치를 정확한 프레임 위치로서 항상 출력한다. 프레임 도기 위치의 출력 결과의 예는 도 10p에 도시되어있다. 이 경우, 이 작동을 계속되는 프레임에서 신속하게 진행하기 위해서는, 기준 유니크 워드 및 제2프레임 위치를 정확히 할 필요가 있으며, 이 때 이 위치는 제2프레임 동기 코드 검출기의 내부 상태이다. 그 목적으로, 구성 4에 도시된 바와 같이 동기 판정의 출력 결과에 따라 제2프레임 동기 코드 검출기(32)의 내부 상태를 초기화하는 것이 매우 효과적이다.

또한, 다음의 조건 중 어느 것도 적용되지 않을 때, 임시판정결과는, 이하에 설명하는 바와 같이 데이터 상실이 아닌 데이터 삽입이 발생되어 데이터 삽입에 대응하는 작동을 행하는 것으로 변경될 수 있다:

(3) 제1시작위치는 제2시작위치에 일치하며,

(4) 제2시작위치는 시간축 상에서 제1시작위치보다 앞선다.

E. 데이터 삽입만이 발생할 때의 작동

패킷 단위로 데이터 삽입만이 발생된 경우(데이터 삽입 이외에 코드 오류가 발생되지 않은 경우), 본 실시예에서의 작동을 설명하도록 한다.

도 13a 내지 도 13k는 도 6에서 설명된 수신 데이터 순차로부터 추출되는 프레임 동기 코드의 일부만을 도시한 것이다. 도 13a는 코드 오류가 없이 수신된 데이터 순차이며, 도 13b는 프레임 내에서 데이터 상실이 발생한 채 수신된 데이터 순차이며, 도 13c는 수신된 데이터 순차 도 13b에 대한 전방향으로의 제1프레임 위치를 도시한 것이고, 도 13d는 시간축에서 전방향으로의 기준 유니크 워드를 도시한 것이고, 도 13e는 수신된 데이터 순차 도 13b에 대한 전방향으로의 제1검사결과이고, 도 13f는 수신된 데이터 순차 도13b에 대한 역방향으로의 제2프레임 위치이며, 도13g는 시간축 상에서 역방향으로의 기준 유니크 워드이며, 도 13h는 수신된 데이터 순차 도13b에 대한 역방향으로의 제2검사 결과이다. 이 실시예의 도시된 예에서, 도 13b의 수신된 데이터 순차로부터 명백한 것처럼, 4비트 데이터(SA, SB, SC 및 SD는 제4비트 S4 및 제5비트 S5 사이에 삽입된다.

도 13B의 수신 데이터 순차는 입력단(31)으로부터 입력되며, 도 13c에 도시된 것처럼 제1프레임 동기 검출기(32)에서, 프레임 코드는 시간축 상의 전방향에서 수신 데이터 순차로부터 검출되어 제1프레임 위치(37)로 출력된다. 제1프레임 동기 코드 검출기(32)는 도 3의 상태 전송을 안정적으로 사용하는 동기를 설정하였으며, 동기 설정된 상태에서, 제1프레임 동기 코드 검출기(32) 내부의 유니크 워드 발생기는 수신된 데이터 순차 및 전방향에서의 기준 유니크 워드를 검사하여 도 13e에 도시한 것과 같은 제1검사결과(40)를 발생한다. 도 13a 내지 도 13k의 예에서, 4비트의 데이터(SA, SB, SC 및 SD)는 제4비트 S4 및 제5비트 S5 사이에 삽입되지만, 데이터 삽입 이외의 코드 오류는 발생하지 않고, 그래서 제1검사결과(40)는 제4비트 S4까지 정확히 "0"으로 설정된다. 그러나, SA 및 S5, SB 및 S6 ,SC 및 S7, SD 및 S8, Sj 및 Sj-4 (9 < = j < = N)는 일치상태에 있고, 불일치 상태일 때는 "1"로 설정되어 제4비트 S4 이후의 비트들은 결정되지 않은 "?"로 표시된다.

또한, 제2프레임 동기 코드 검출기(33)는 전술한 제1프레임 동기 코드 검출기(32)와 유사한 작동을 하며, 다만 반대방향으로 프레임 동기 코드를 검출한다는 점만이 다르다. 그리하여, 도 13f내지 도 13h에 도시한 바와 같은 제2프레임 위치(38), 반대 방향으로의 기준 유니크 워드 및 제2검사된 결과를 얻는다.

도 13a 내지 도 13k의 예에서, 데이터 삽입이외의 코드 오류는 발생되지 않고, 그래서 제N비트 SN으로부터 제9비트 S9까지 제2검사결과(41)가 정확히 "0"으로 설정되는 반면, 제9비트 S9 이전의 제2검사결과는 SA 및 S1, SB 및 S2, SC 및 S3 그리고 SD 및 S4이 일치할 때는, "0"으로 설정되고, 불일치할 때는 "1"로 설정되므로, 제9비트 S9 이전의 비트는 결정되지 않은 상태인 "?"로 표시된다.

차감 회로(difference circuit: 14)에서 제1프레임 위치(37)와 바로 뒤따르는 제2프레임 위치(38) 사이의 차이가 결정되어 데이터 상실 및 데이터 삽입 주기 판정회로(34)로 공급된다. 도 13a 내지 13k의 예에서, N+4 비트의 차이가 있으며, 데이터 상실 및 삽입 주기 판정회로는 우선, 데이터의 상실이 발생 하였는 지를 임시로 판정한다. 그러나, 이 경우는 전술한 (3) 또는 (4) 의 어느 것에도 적용될 수 없고, 그래서 예비판정결과는 데이터 삽입이 발생하였다는 이해 내용으로 변화된다. 이러한 예비판정의 변화과정은 구체적인 예를 통해 이하에서 상세히 설명될 것이다.

데이터 삽입을 위한 유니크 워드의 비트 위치에 놓여진 데이터(SA, SB, SC, SD)는 유니크 워드와 관련이 없으며, SA 및 S5, SB 및 S6, SC 및 S7, SD 및 S8이 모두 일치하고, SA 및 S1, SB 및 S2, SC 및 S3, SD 및 S4 역시 일치하는 것은 드물다. 그러므로, 데이터 삽입 발생위치 이후의 제1검사결과(40)와 데이터 삽입 발생위치 이전의 제2검사결과(41)가 모두 연속하여 "0"으로 설정되는 것은 드문 일이다.

한편, 데이터 삽입 이외의 코드 오류가 없을 때, 데이터 삽입 발생 위치 이전의 제1검사결과(40)와 데이터 삽입 발생 위치 이후의 제2검사결과(41)는 항상 "0"으로 설정된다. 이러한 특징을 사용하여, 데이터 삽입이 발생하는 주기(데이터 삽입 발생 주기)는 두 개의 검사 결과가 불일치하게 되는 경계점을 따라 추정될 수 있다.

검사결과가 데이터 삽입 발생 주기에서 제1시간에 대해서 "1"이 되는 지점은 삽입 데이터 및 유니크 워드에 따라 변화되고, 그리하여 후술할 다양한 상황을 고려할 수 있다.

E-1. 추정예 3

도 13i에 도시된 제1검사 결과예(1) 및 도 13j에 도시된 제2검사결과예(1)는 S5가 SA와 같지 않고, S4는 SD와 같지 않다라는 가정에 의해 얻어지며, 시간축 상에서 전방향으로의 제1검사결과(1)를 보여주는 소정의 길이 보다 긴 검사 일치 주기에 후속하는 검사 불일치가 시작되는 위치인 제1위치(제4비트S4의 바로 뒤)로부터, 시간축 상에서 역방향으로 제2검사 결과예(1)를 보여주는 소정의 길이보다 긴 검사 일치 주기에 후속하는 검사 불일치가 시작되는 위치인 제2검사 위치(제5비트의 바로 전)까지의 길이는 4비트가 된다.

이 4비트는 추정된 삽입 길이와 일치하며, 그래서 임시판정은 변화되어 추정된 삽입 위치의 데이터 삽입(이 경우는 4비트)은 SA에서 SD까지 위치 즉, 도 13b의 수신 데이터 순차에서 제5비트에서 제8비트까지의 위치(추정된 삽입 위치)에서 발생한다.

또한, 추정된 삽입 길이는 차감 회로(44)의 출력(N+4)과 프레임 길이 정보(N) 사이의 차이를 계산하여 얻어진다.

또한, 추정된 삽입 길이가 4비트이고, 도 13k에 도시된 것처럼, 추정된 삽입 위치는 SA 내지 SD 중의 하나 이고, 정확한 길이를 가진 수신 데이터 순차는 SA 내지 SD의 4비트에 동등한 주기 내에서 데이터를 삭제하여 재생될 수 있다.

여분 데이터 삽입 및 삭제 회로(42)는(도 9 참조) 이러한 처리를 실행한다. 도 13a 내지 도 13k에서 설명된 예에서, 데이터 삽입 주기는 추정된 삽입주기와 완전히 일치하기 때문에, 길이뿐 아니라 내용도 정확히된 정확히 한 수신 데이터 순차는 데이터의 삭제에 의해 얻어질 수 있다.

E-2. 추정예 4

다음으로, 차이의 가정에 따른 추정예를 설명한다.

도 14a 내지 14p는 도 6에 도시된 수신 데이터 순차로부터 추출된 프레임 동기 코드의 일부만을 도시하며, 도 13a 내지 도 13k의 그것과 본질적으로 동일한 14a 내지 14k는 도 14a 내지 도 14p의 상부 일부를 도시한 것이다. 그러나 도 14l 내지 도 14p는 도 13i 내지 도 13k를 대신하는 것으로서 도면의 하부 일부로서 도시된다. 도 14l의 제1검사 결과 및 도14m의 제2검사 결과는 S5 는 SA와 같고, S6은 SB와 같지 않으며 S4는 SD와 같지 않은 것으로 가정하여 얻어지는 데, 이 가정으로부터 명백한 것처럼, 제1시작위치는 1 비트만큼 실제 데이터 삽입 위치를 초과하는 위치로 설정된다. 그러므로, 도 14b에서, 제5비트 SA 바로 뒤의 위치와 제9비트 S5 바로 전의 위치 사이의 위치가 추정 삽입 위치로 추정된다. 즉, 추정 데이터 삽입 주기 길이는 추정 삽입 길이의 4비트 보다 1비트만큼 짧은 3비트가 된다. 동기 판정회로(35)는 실제 데이터 삽입 발생 위치를 결정할 수 없고, 그래서 1비트에 대등한 모호함이 추정 삽입 위치에서 발생한다.

이 경우에, 삽입 추정 길이( 이 경우는 4비트)의 데이터 삽입이 제1시작위치로부터 제2시작위치를 포함하는 어떤 위치에서 발생한 것으로 최종 판정할 수밖에 없다. 즉, (1) SA 내지 SD 또는 (2) SB 내지 S5 중 하나는 정확한 데이터 삽입 주기이지만, 어느 것인지를 결정할 충분한 정보가 얻어지지는 않았다. 여기서, 전술한 (2)를 채택하는 삽입데이터 삭제예(2)는 도 14n에 도시된다. 이 삽입 데이터 삭제 예(2)에서, 빗금으로 도시된 것처럼 데이터SA는 제5비트 S5의 위치에 남으며, 대신에 제5비트의 내용은 상실된다.

전술한 것처럼, 이 예에서 S5는 SA와 같은 것으로 가정되고, 그래서 정확히된 유니크 워드는 올바른 결과로 설정되지만, S5 주변의 정보 데이터는 삽입 데이터의 대체 결과가 된다. 그러므로, 제1 시작 위치로부터 제2 시작 위치까지의 길이는 추정된 삽입 위치보다 짧고 정보 데이터의 내용 일부는 부정확해지는 반면, 정확히 된 수신 데이터 순차의 유니크 워드 및 길이는 올바른 것이다.

전술한 것처럼, 검사 결과가 데이터 삽입주기에서 처음으로 "1"이 되는 위치는 삽입된 데이터 및 유니크 워드에 의존하여 변화한다.

유니크 워드와 삽입 데이터 사이의 상호관계가 "0"이 되는 것으로 가정될 때, 제1 시작위치로부터 제2시작위치로의 주기가 추정된 삽입 길이와 일치하게 될 확률은 25%가된다. 또한 몇 비트의 모호성이 발생할 확률은 다음과 같다:

(1) 1비트 : 25%

(2) 2비트 : 18.75%

(3) 3비트 : 12.5%

그러므로, 3비트 보다 작은 모호성이 허용될 수 있고, 데이터 추정 주기는 80%이상의 확률로 추정될 수 있다.

E-3. 동기판정회로(35)의 작동

A-4-3에서 설명한 것처럼, 동기판정회로(35)는 프레임 동기 위치 출력을 정확히 한다. 그 결과, 동기 판정회로(35)로부터의 프레임 동기 위치 출력은 구성 1에 대해서 도 14o에 도시된 위치로 되며, 또한 구성 2에 대해서는 도 14P에 도시된 위치가 된다. 이 것은 다음의 프레임에서 빠르게 동작이 계속되도록 한다. 또한, 각 프레임 동기 코드 검출기의 내부 상태가 동기 판정회로(35)의 출력 결과에 따라 초기화 될 수 있도록 하는 것이 바람직하다.

본 실시예가 설명되는 동안, 단지 사용 코드 오류만이 발생할 때, 그리고 패킷 단위에서 데이터 상실/삽입만이 발생될 때 효과적으로 작동한다.

F. 통상의 코드 오류에서 데이터 상실이 중복(overlap)될 때

패킷 단위에 통상의 코드 오류만 또는 데이터 상실/삽입만이 발생한 경우를 설명하였지만, 실제의 응용에서는 여러 종류의 코드 오류가 통상의 것에 중복된다. 이러한 경우에서의 작동을 도 15a 내지 도 15p 및 도 16a 내지 16p를 참조하여 설명하도록 한다.

도 15a 내지 도 15p에 도시된 예에서, 도 10a 내지 도 10m에서처럼, 제5비트S5에서 제8비트 S8까지의 4비트의 데이터 상실이 발생하며, 또한 통상의 오류가 제3 비트S3과 제10비트 S10에 중복된다. 이러한 통상의 코드 오류 때문에, 제1검사 결과 및 제2검사결과는 3번째 비트S3 및 10번째 비트 S10에서 처음으로 "1"이 된다. 그러므로, 제1시작위치는 제2비트 S2 직후가 되고, 제2시작위치는 제11비트S11 직전이 된다.

통상의 코드 오류가 이러한 방법으로 데이터 상실에 중복될 때, 데이터 상실 은 (3) 또는 (4)의 어느 것에도 대응하지 않으며, 데이터 상실이 갑작스럽게 데이터 삽입으로서 평가될 수 있다.

이러한 문제를 해결하기 위하여, 다음의 대응수단이 고려될 수 있다.

(5) 이 실시예를 데이터 삽입에 적용하지 않고,

(6) 프레임 번호를 프레임 동기코드에 가하여 데이터 상실 및 데이터 삽입이 구별될 수 있도록 하고,

(7) 데이터 상실/삽입의 길이에 제한을 가하여 데이터 상실 및 데이터 삽입이 구별될 수 있도록 한다.

F-1. 대응수단(5) (청구항 5와 대등)

통상의 코드 오류가 데이터 상실에 중복되었을 때만 대응수단(5)은 기능한다. 인터넷 상에서 패킷 상실 및 ATM전송에서의 셀 상실이 데이터 상실 현상들 중 하나이고, 데이터 상실의 발생 확률은 본질적으로 멀티미디어 멀티플렉싱에서 데이터 삽입의 그것보다 본질적으로 높다는 점을 고려할 때, 이 실시예는 통상의 코드 오류가 데이터 상실에 중복할 때에만 효과적으로 기능하며, 충분히 높은 실질적인 내용을 얻을 수 있다.

이제, 대응수단(5)을 채택한 동작을 도 15a 내지 15p를 참조하여 설명할 것이다.

도 15a 내지 도 15p에 도시된 실시예에서, 제 1시작위치는 제2시작위치에 비하여 시간축 상에서 앞서고, 그래서 데이터 상실은 이 주기 내의 어느 곳에서인가 발생되는 것으로 인정되지만, 데이터 상실 발생 위치는 확인될 수 없는 것으로 한다. 다른 방법으로는, 데이터 상실발생위치는 여분 데이터(dummy data)를 그 위치로 삽입하는 것으로 가정한다. 그러나, 도 15k에 도시한 여분 데이터 삽입의 예에서, 데이터 상실이 제4비트S4 직후에 발생된 것이라는 가정 하에서, 여분 데이터는 제5비트 S5 및 제8비트 S8사이의 주기에 삽입된다. 이 여분 데이터 삽입 위치는 우연히도 올바른 위치이다.

한편, 도 15l에 도시된 여분 데이터 삽입예(2)는 데이터 상실이 제6비트S6직후에 발생되고, 여분 데이터를 제7비트 S7로부터 제10비트 S10 사이의 주기에 실수로 삽입한 것으로 가정한다. 통상의 코드 오류가 이러한 방법으로 데이터 상실 위에 중복될 때, 다소간의 오류가 발생할 수 있으나, 프레임 동기가 안정적으로 보유될 수 있고 올바른 길이를 가진 정확히된 수신 데이터가 얻어질 수 있다는 이점을 유지할 수 있다.

F-2. 대응수단(6) (청구항 6과 대등)

또한, 대응수단(6)은 데이터 상실과 데이터 삽입을 프레임 번호를 함께 사용하여 구별할 수 있다. 그러므로, 통상의 코드 오류 및 데이터 상실이 중복되고 통상의 코드 오류와 데이터 삽입이 중복되는 두 가지 경우에 대해 효과적으로 기능한다. 실제상에서, 많은 멀티미디어 응용은 프레임 번호를 부가하며, 그래서 이 대응 수단은 종종 데이터의 여분을 발생시키지 않고 채택될 수 있다. 이 대응수단에 구체적으로 가해지는 작동을 이하 설명하도록 한다.

도 15a 및 도 15p에 도시된 예에서, 제1프레임 위치 직후에서 제2프레임 위치에 대응되는 프레임 번호는 도면의 나머지에서 제1프레임 위치에 대응하는 프레임 번호보다 1만큼 크다. 이것은 동일 프레임에 대하여 제1프레임 위치에 앞서서 제2 프레임 위치가 요구된다는 것, 즉 관련 프레임에서 데이터 상실이 발생되었다는 것을 의미한다. 그러므로, 비록 제1시작 위치가 시간축 상에서 제2시작 위치에 앞서더라도, 데이터 삽입이 아닌 데이터 상실이 발생되었다고 판정될 수 있다.

한편, 도 16a 내지 도 16p에 도시된 예에서, 제1프레임 위치에 대응하는 프레임 번호 및 이에 바로 뒤따르는 제2프레임 위치에 대응하는 프레임 번호는 일치상태가 된다. 이는 동일한 프레임에 대하여 제 2프레임 위치에 앞서서 제1프레임 위치가 요구된다는 것을 의미한다. 그러므로, 데이터 삽입이 아닌 데이터 상실이 발생된 것으로 판정될 수 있다.

F-3. 대응수단(7)(청구항 7과 대등)

또한, 패킷의 길이가 프레임 길이보다 충분히 작은 경우, 데이터 상실/데이터 삽입은 추정된 상실 길이와 추정된 삽입 길이에 대한 제한을 가하는 것에 의해 구별될 수 있다(대응수단 7). 예를 들면, 허용 가능한 추정 상실 길이(제1 스레숄드 값) 및 허용 가능한 추정된 삽입 길이(제2 스레숄드 값)가 모두 프레임 길이의 절반으로 설정될 수 있으며, 대응수단(6)과 대응한 효과가 얻어질 수 있다.

또한, 대응수단(6) 및 (7)에서 여분 데이터의 구체적인 삽입방법은 전술한 대응수단(5)에서의 방법에 유사하다.

G. 데이터 삽입이 통상의 코드 오류에 중복될 때

다음으로, 데이터 삽입이 통상의 코드 오류에 중복될 때 처리를 도 16a 및 도 16p를 참조하여 설명하도록 한다. 또한, 도 16a 및 도 16p에서 데이터 삽입 현상으로서 A-5에서의 현상과 같이, 4비트의 데이터 삽입이 제4비트S4와 제5비트S5 사이에서 발생되고, 통상의 코드 오류가 제3비트 S3 및 제5비트S5에서 발생되는 것으로 가정된다.

도 16a 내지 16p로부터 명백한 것처럼, 추정된 데이터 삽입 주기의 길이는 코드 오류에 따른 실제 길이(이 경우에는 4비트)보다도 3비트만큼 더 긴 7비트이다. 데이터 삽입은 이 주기 내의 어떤 곳에서인가 발생될 수 있으나, 데이터 삽입 발생 위치는 확인 될 수 없는 것으로 한다. 따라서, 데이터 삽입 발생 위치는 삭제 데이터로 가정되어야 한다. 도 16k에 도시된 삽입된 데이터 삭제의 예(1)에서, 제5비트로부터 제8비트까지의 주기(SA 내지 SD)에서 데이터는 삭제된다. 이는 올바른 주기에서 갑작스런 데이터 삭제이다.

한편, 도 16l에 도시된 삽입 데이터 삭제의 예(2)에서, 데이터 삽입이 발생하였고 그래서 제3비트 S3으로부터 제6비트 S6까지의 데이터가 삭제된 것으로 가정된다. 그 결과, 삽입 데이터 삭제의 예(2)에서 정확한 데이터에 대응하는 제3비트S3 및 4번째 비트 S4가 삭제되고, 이와는 반대로 삽입된 데이터 SC 및 SD가 남는다. 통상의 코드 오류가 이러한 방법으로 데이터 삽입 위에 중복될 때, 몇 개의 오류가 발생할 수 있으나, 프레임 동기가 안정적으로 유지되고, 올바른 길이를 가진 정확히 된 수신 데이터가 얻어질 수 있다는 이점이 있다.

H. 다양한 길이의 프레임인 경우

또한, 고정된 길이의 프레임이 전술한 설명에서 추정될 수 있으나, 프레임의 길이 정보가 프레임 동기 코드에 포함될 때, 본 실시예는 다양한 프레임 길이가 사용되더라도 전술한 것처럼 작동될 수 있다. 이 경우에, 도 18에 도시된 프레임 동기 코드 검출기가 사용될 수 있다. 도 18에 도시된 프레임 동기 코드 검출기는 프레임 길이 검출기(18)를 구비하며, 이 프레임 길이 검출기(18)를 이용하여 수신 데이터 입력단(21)으로부터 수신된 데이터 순차에서 프레임 길이 정보를 검출하며, 동기 판정회로로 이 검출된 프레임 길이 정보를 공급하고, 프레임 길이 정보 출력단(9)을 통하여 그 값을 출력한다. 또한 도 18의 부호"8"은 프레임 번호 검출기를 지시하며, 이는 수신 데이터 입력단(21)으로부터 수신된 데이터 순차 내에서 프레임 번호를 검출하여 프레임 번호 출력단(10)을 통하여 그 값을 출력한다.

또한, 프레임 길이 정보가 수신된 데이터 순차에 포함되어 있지 않을 때에도, 시간축 상의 반대 방향에서 검출 될 수 있는 유니크 워드가 적절하게 셋업될 때에는, 전술한 실시예에서와 유사한 작동이 이루어 질 수 있다. 이 경우에서 프레임 동기 코드 검출기의 구성은 도 17에 도시된다.

또한, 다양한 길이의 프레임 구성의 정보 데이터에 대한 고정된 길이의 프레임 구성으로 프레임 동기 코드의 일부 내에서 정보 데이터의 헤드(head) 위치를 지시하는 포인터와 함께 허위 고정된 길이 프레임(pseudo fixed length)이 사용될 때, 전술한 실시예에서와 유사한 작동이 특별한 수단의 부가 없이 얻어질 수 있다.

I. 일반적인 길이에서 데이터 상실/삽입이 발생할 때

전술한 설명에서, 유니크 워드의 다중의 배치 간격 내에서 데이터 상실/삽입이 발생되는 것으로 가정하지만, 본 실시예에서는 이러한 가정이 존재할 수 없는 경우에서도 정상적으로 작동한다. 본 실시예는 시간축 상에서의 전방 및 후방검출에서 프레임 위치를 경정하고, 기준 유니크 워드 및 수신 데이터 순차를 검사하여서 데이터 상실/삽입의 길이(주기) 및 위치를 검출한다. 전술한 검사과정에서, 데이터 상실/삽입이 발생한 위치 다음의 검사대상이 유니크 워드가 아니고 정보 데이터인 경우에도 검사 불일치는 발생될 수 있고, 그래서 본 실시예는 데이터 상실/ 삽입이 유니크 워드의 다중의 배치 간격에서 발생하지 않는 경우에도 정상적으로 작동할 수 있다.

[제2 실시예]

도 19는 본 발명의 또 다른 실시예에 따른 프레임 동기회로의 구성을 도시한 블록도이다.

도 8에 도시된 것과 이 실시예의 구성을 비교하면, 제 2프레임 동기 코드 검출기(33) 및 차감 회로(44)가 제거되고, 데이터 손실 및 데이터 삽입 주기 판정회로(54)가 데이터 상실 및 데이터 삽입 주기 판정회로 (34)를 대체하고 있으며, 동기 판정회로(55)가 동기판정회로(35)를 대체하고 있다.

데이터 상실 및 데이터 삽입 주기 판정 회로(54)는, 검사 결과(40)의 평가값을 누적하고, 이 누적 결과가 소정의 스레숄드 값을 초과하는 지에 기초하여서 데이터 상실 또는 데이터 삽입이 발생하였는 가의 여부를 판정한다. 예를 들면, 검사 결과(40)의 "0"(일치)에 대한 평가값은 "-1"로 설정될 수 있고, "1"(불일치)에 대해서는 "+2"로, 그리고 소정의 스레숄드 값은 "5"로 설정될 수 있다. 그러나 축적된 결과는 "0"보다 적게 되지는 않는다.

다음으로, 도 20a 내지 도 20g와 관련하여 코드 오류가 발생될 때, 이러한 작동이 설명될 수 있다. 프레임 동기 코드 검출기(32)는 제 1실시예에서처럼 전방향에서 기준 유니크 워드 및 수신 데이터 순차를 검사하고, 도 20e에 도시된 것과 같은 검사 결과(40)를 출력한다. 또한, 도면 20a 내지 20e의 내용은 도 7a 내지 도 7e의 내용과 유사하다.

검사결과(40)에 대응하는 평가값은 데이터 상실 및 데이터 삽입 주기 판정회로(54)에 누적된다. 검사결과(40)는 도 20a 내지 도 20g의 제3비트 S3까지는 "0"을 유지하고 있어서 그 평가값이 "-1"이고 축적 결과는 "0"을 유지한다. 이는 누적결과가 결코 전술한 "0"보다 작을 수 없기 때문이다.

검사 결과(40)가 제4비트S4에서 "1"이 될 때, 평가값은 "2"가 되고 누적 결과 역시 "2"가 된다. 다음으로, 검사결과(40)가 제5비트 S5에서 "0"이 될 때, 평가값은 "2"가 되고 누적결과는 "1"이 된다. 다음으로 검사결과(40)가 제6비트 S6에서 "1"이 되면, 평가값은 "2"가 되고 누적결과는 "3"이 된다. 검사 결과(40)는 제7비트 S7이 될 때까지 연속하여 "0"으로 유지되며, 누적결과는 1씩 감소하여 제9비트 S9에서 "0"으로 복귀한다. 전술한 실시예에서, 누적결과는 스레숄드 값"5"를 초과할 수 없으므로 도 20g의 판정결과는 항상 "0"으로 유지된다.

다음으로, 도 21a 내지 21h를 참조하여, 본 실시예에서 데이터 상실이 발생할 경우의 작동을 설명하도록 한다. 도 21a는 코드 오류 없이 수신된 데이터 순차를 보여주며, 도 21b는 프레임에서 데이터 상실이 발생한 경우에서의 수신된 데이터를 도시한 것이다. 도 21e는 두 가지의 검사 결과를 도시한 것이다. 도 21e에서 제1비트로부터 제4비트까지의 검사 결과는 "0"이다. 제5비트 S5 이후의 검사 결과는 데이터 순차의 내용에 대응하는 무작위 값으로 된다.

이 무작위로 검사된 결과의 예는 도 21f에 도시되었다. 또한 이 검사 결과에 대한 평가 값의 누적결과는 도 21g에 도시된다. 데이터의 상실이 발생하였을 때 검사 결과(40)는 결코 연속적인 "0"으로 되지 않으며, 그래서 누적 결과는 어떤 지점에서 스레숄드 값을 초과하고, 도 21h에 도시된 판정결과는 "0"으로 된다. 이 판정결과가 동기 판정회로(55)로 전송될 때, 데이터 상실에 의해 발생된 "동기 오류"가 검출된다.

검출된 결과에 따르면, 동기 판정 회로(55)는 프레임 위치의 출력을 정지시키며, 프레임 동기 코드 검출기(32)에 대한 명령을 출력하여 유니크 워드를 다시 한번 검출한다.

또한, 본 실시예에서 데이터 삽입이 발생되었을 때에도, 전술한 것과 완전히 유사한 현상이 발생될 수 있다. 그러므로, 데이터 상실이 발생된 경우에서처럼 판정결과가 "1" 이 되어 프레임 위치의 출력은 정지되어 유니크 워드를 다시 한 번 검출하게 한다.

본 실시예에서 스레숄드값은 전송 채널에서 일반적으로 발생되는 것과 추정된 것 보다 약간 긴 오류를 검출할 수 있는 값으로 설정된다. 그러나, 이러한 방법으로 스레숄드 값이 설정될 때에도, 추정된 것보다 긴 간격에 걸쳐 오류가 발생하면, 데이터 상실 또는 데이터 삽입이 발생하지 않은 경우에도 판정결과는 "1"로 된다. 이러한 경우에, 이러한 현상의 발생은 전송 채널의 상태가 본질적으로 떨어진다는 것을 의미하며, 그래서 프레임 동기가 보유되더라도 정확한 수신 데이터가 기대될 수 없다.

그러므로, 이러한 상태에서 "1"이라는 판정 결과에 따라서 실질적인 문제가 발생되지 않는 것으로 인정된다.

본 발명은, 종래의 전송시스템에서의 전형적인 코드 오류에 기초하는 오동기/비동기를 가지는 동안 데이터 상실 및 삽입에 의해 동기 오류가 발생되는 것을 방지하기 위한 프레임 동기회로를 제공한다. 프레임 동기회로는 프레임 검출기(32)를 제공한다.

이 프레임 동기회로는, 수신된 데이터 순차로부터 프레임 동기 코드를 검출하여 프레임 위치를 출력하며, 검출된 프레임 동기 코드와 정확한 프레임 동기 코드를 검사하여 검사 결과를 출력하는 프레임 동기 코드 검출기(32)와, 검사된 결과에 따라 수신된 데이터 순차에 데이터 상실 또는 데이터 삽입이 발생하였는지를 추정하는 데이터 상실 및 데이터 삽입 주기 판정회로(54)를 구비한다.

Claims (11)

1. 프레임 동기 코드가 프레임 내에 산재되게 배치된 프레임 구성을 채택한 데이터 전송 시스템의 수신측에서 사용되는 프레임 동기 회로에 있어서,

   수신된 데이터 순차로부터 상기 프레임 동기 코드를 검출하여 프레임 위치를 출력하고, 검출된 프레임 동기 코드를 검사함으로써 검사된 결과 및 올바른 프레임 동기 코드를 출력하는 프레임 동기 코드 검출기; 및

   상기 검사된 결과에 따라 상기 수신된 데이터 순차 내에 데이터 상실이나 데이터 삽입이 발생하였는지 여부를 추정하는 데이터 상실 및 데이터 삽입구간 판정 회로를 포함하는 것을 특징으로 하는 프레임 동기 회로.
2. 제 1 항에 있어서, (a) 상기 프레임 동기 코드 검출기는

   시간축에 대해 순방향으로, 수신된 데이터 순차에 대해 올바른 프레임 동기 코드로 검사함으로써 프레임 동기 코드를 검출하여 검출된 위치를 제1프레임 위치로서 출력하며, 검사된 결과를 제1검사결과로서 출력하는 제1프레임 동기 코드 검출기; 및

   시간축에 대해 역방향으로, 상기 수신된 데이터 순차에 대해 올바른 프레임 동기 코드로 검사함으로써 프레임 동기 코드를 검출하여 검출된 위치를 제2프레임 위치로서 출력하며, 검사된 결과를 제2검사결과로서 출력하는 제2프레임 동기 코드 검출기를 포함하며,

   (b) 상기 데이터 상실 및 데이터 삽입구간 판정 회로는

   상기 제1프레임 위치부터 바로 다음의 제2프레임 위치까지 길이를 검출하는 차감 회로; 및

   프레임 정보를 출력하는 프레임 길이 정보 출력 수단을 포함하며,

   상기 데이터 상실 및 데이터 삽입구간 판정회로는 상기 프레임 길이 정보, 상기 차감 회로로부터 출력된 길이, 상기 제2검사결과, 및 상기 제2검사결과에 따라서, 상기 수신된 데이터 순차 내에 포함된 데이터 상실 구간 혹은 데이터 삽입구간을 추정하는 것을 특징으로 하는 프레임 동기 회로.
3. 제 2 항에 있어서, 추정된 데이터 상실 구간에 여분 데이터를 삽입하고 상기 수신된 데이터 순차에 대해 추정된 데이터 삽입구간으로부터 데이터를 삭제하여, 정정된 수신 데이터 순차를 출력하는 여분 데이터 삽입 및 삭제 회로를 더 포함하는 것을 특징으로 하는 프레임 동기 회로.
4. 제 2 항에 있어서, 상기 제1프레임 동기 코드 검출기 및 상기 제2프레임 동기 코드 검출기는 데이터 상실 구간이나 데이터 삽입구간이 상기 데이터 상실 및 데이터 삽입구간 판정 회로에 의해서 추정된 때, 상기 프레임 동기 판정 회로로부터 출력된 프레임 동기 위치를 초기값으로서 사용하는 것을 특징으로 하는 프레임 동기 회로.
5. 제 3 항에 있어서, 상기 제1프레임 동기 코드 검출기 및 상기 제2프레임 동기 코드 검출기는 데이터 상실 구간이나 데이터 삽입구간이 상기 데이터 상실 및 데이터 삽입구간 판정 회로에 의해서 추정된 때, 상기 프레임 동기 판정 회로로부터 출력된 프레임 동기 위치를 초기값으로서 사용하는 것을 특징으로 하는 프레임 동기 회로.
6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 데이터 상실 및 데이터 삽입구간 판정 회로는 처리될 프레임의 상기 프레임 길이 정보가 상기 차감 회로로부터 출력된 길이와 상이할 때, 프레임 내에 데이터 상실이 발생하였음을 잠정적으로 판정하며,

   (1) 시간축에 대해 순방향으로 본 상기 제1검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제1시작 위치가, 시간축에 대해 역방향으로 본 상기 제2검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제2시작 위치와 일치할 때, 처리될 프레임의 상기 프레임 길이 정보와 상기 차감 회로로부터 출력된 길이간 차이에 대응하는 비트 수의 데이터 상실이 그 위치에서 발생하였음을 최종으로 판정하고,

   (2) 상기 제2시작 위치가 시간축에 대해 상기 제1시작위치 전에 있을 때, 상기 비트 수의 데이터 상실이 상기 제2시작 위치부터 상기 제1시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   상기 (1)이나 (2) 어느 하나에 적용할 수 없는 경우, 데이터 상실에서 데이터 삽입으로 잠정판정이 변경되고,

   (3) 상기 제1시작 위치부터 상기 제2시작 위치까지의 구간의 길이가 상기 차감 회로로부터 출력된 길이와 일치할 때, 그 구간은 데이터 삽입구간으로 최종판정되며,

   (4) 상기 제1시작위치부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이보다 짧을 때, 그 구간을 포함하는 상기 비트 수의 구간은 데이터 삽입구간으로 최종 판정되는 것을 특징으로 하는 프레임 동기 회로.
7. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,

   처리될 프레임의 상기 프레임 길이 정보가 상기 차감 회로로부터 출력된 길이와 다를 때 상기 데이터 상실 및 데이터 삽입 판정 회로는 그 프레임에서 데이터 상실이 발생하였음을 잠정적으로 판정하며,

   (1) 시간축에 대해 순방향으로 본 상기 제1검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제1시작 위치가, 시간축에 대해 역방향으로 본 상기 제2검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제2시작 위치와 일치할 때, 처리될 프레임의 상기 프레임 길이 정보와 상기 차감 회로로부터 출력된 길이간 차이에 대응하는 비트 수의 데이터 상실이 그 위치에서 발생하였음을 최종으로 판정하고,

   (2) 상기 제2시작 위치가 시간축에 대해 상기 제1시작위치 전에 있을 때, 상기 비트 수의 데이터 상실이 상기 제2시작 위치부터 상기 제1시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   (3) 상기 제1시작 위치가 시간축에 대해 상기 제2시작위치 전에 있을 때, 상기 비트 수의 데이터 상실이 상기 제1시작 위치부터 상기 제2시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하는 것을 특징으로 하는 프레임 동기 회로.
8. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 프레임은 프레임 번호를 포함하며,

   상기 프레임 동기 회로는 상기 수신측에서 프레임 번호를 검출할 수 있게 하는 데이터 전송 시스템의 수신측에서 사용되며,

   상기 데이터 상실 및 삽입구간 판정 회로는 처리될 프레임의 상기 프레임 길이 정보가 사이 차감 회로로부터 출력된 길이와 다를 때, 그 프레임에서 데이터 상실이 발생하였음을 잠정적으로 판정하며,

   제1최종판정 수행에서, 시간축에 대해 순방향으로 본 상기 제1검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제1시작 위치가, 시간축에 대해 역방향으로 본 상기 제2검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제2시작 위치와 일치할 때, 상기 제1최종판정은 처리될 프레임의 상기 프레임 길이 정보와 상기 차감 회로로부터 출력된 길이간 차이에 대응하는 비트 수의 데이터 상실이 그 위치에서 발생하였음을 최종으로 판정하고,

   제2최종 판정 수행에서, 상기 제2시작 위치가 시간축에 대해 상기 제1시작위치 전에 있을 때, 상기 제2최종판정은 상기 비트 수의 데이터 상실이 상기 제2시작 위치부터 상기 제1시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   제3 최종판정 수행에서, 상기 제1시작 위치가 시간축에 대해 상기 제2시작위치 전에 있고 상기 제1프레임 위치가 가리키는 프레임 번호 및 상기 바로 다음의 제2프레임 위치가 가리키는 프레임 번호가 연속한 것일 때, 상기 제3 최종판정은 상기 비트 수의 데이터 상실이 상기 제1시작 위치부터 상기 제2시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   상기 제1, 제2, 및 제3 최종판정 어느 것도 적용할 수 없는 경우, 잠정 판정은 데이터 상실에서 데이터 삽입으로 변경되며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이와 일치할 때, 그 구간은 데이터 삽입구간인 것으로 최종 판정되며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이보다 짧을 때, 그 구간을 포함하는 상기 비트 수의 구간은 데이터 삽입구간으로 최종 판정되며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이보다 길 때, 상기 비트 수의 데이터 삽입이 그 구간 내의 임의의 위치에서 발생한 것으로 최종 판정되는 것을 특징으로 하는 프레임 동기 회로.
9. 제 2 항 내지 제 5 항에 있어서,

   상기 데이터 상실 및 데이터 삽입구간 판정회로는 처리될 프레임의 상기 프레임 길이정보가 상기 차감 회로로부터 출력된 길이와 다르고 이들의 차이가 소정의 제1스레숄드값보다 작을 때, 데이터 상실이 프레임 내에서 발생하였음을 잠정적으로 판정하며;

   시간축에 대해 순방향으로 본 상기 제1검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제1시작 위치가, 시간축에 대해 역방향으로 본 상기 제2검사결과로부터 얻어질 수 있고 소정의 길이보다 긴 연속한 검사 일치 구간이 이어지는, 검사 불일치가 시작하는 제2시작 위치와 일치할 때, 처리될 프레임의 상기 프레임 길이 정보와 상기 차감 회로로부터 출력된 길이간 차이에 대응하는 비트 수의 데이터 상실이 그 위치에서 발생하였음을 최종으로 판정하고,

   상기 제2시작 위치가 시간축에 대해 상기 제1시작위치 전에 있을 때, 상기 비트 수의 데이터 상실이 상기 제2시작 위치부터 상기 제1시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   상기 제1시작 위치가 시간축에 대해 상기 제2시작위치 전에 있을 때, 상기 비트 수의 데이터 상실이 상기 제1시작 위치부터 상기 제2시작 위치까지의 구간 내의 임의의 위치에서 발생하였음을 최종으로 판정하며,

   상기 프레임의 상기 프레임 길이 정보 및 상기 차감 회로로부터 출력된 길이가 상이하고 상기 차감 회로로부터 출력된 길이가 소정의 제2스레숄드값보다 작을 때, 데이터 삽입이 상기 프레임 내에서 발생하였음을 잠정적으로 판정하며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이와 일치할 때, 그 구간은 데이터 삽입구간인 것으로 최종 판정되며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이보다 짧을 때, 그 구간을 포함하는 상기 비트 수의 구간은 데이터 삽입구간으로 최종 판정되며,

   상기 제1시작위치로부터 상기 제2시작위치까지 구간의 길이가 상기 차감 회로로부터 출력된 길이보다 길 때, 상기 비트 수의 데이터 삽입이 그 구간 내의 임의의 위치에서 발생한 것으로 최종 판정되는 것을 특징으로 하는 프레임 동기 회로.
10. 제 1 항에 있어서, 상기 프레임 위치 및 상기 데이터 상실 및 데이터 삽입구간 판정회로로의 추정결과에 따라 프레임 동기 위치를 결정하여 출력하는 동기 판정 회로를 더 포함하는 것을 특징으로 하는 프레임 동기 회로.
11. 제 10 항에 있어서, 상기 데이터 상실 및 데이터 삽입구간 판정 회로는 상기 검사결과의 평가값을 누적하여, 데이터 상실 혹은 데이터 삽입이 발생하였는지 여부를 상기 누적된 결과에 따라 판정하는 것을 특징으로 하는 프레임 동기 회로.