CN1953359B - 帧同步电路 - Google Patents

Abstract

公开了一个帧同步电路，它防止由于数据丢失/插入所导致的同步错误的出现同时基于传统的数据传输系统中典型的误码来抑制误同步/失去同步。给帧同步电路提供了帧同步码检测器(32)，该帧同步码检测器(32)从已收到数据序列中检测帧同步码以便输出帧位置并且通过校验已检测到的帧同步码与正确的帧同步码以便输出已校验的结果，以及数据丢失和数据插入时间期间判决电路(54)，该数据丢失和数据插入时间期间判决电路(54)根据已校验的结果推测数据丢失或者数据插入是否已经出现于已收到数据序列。

Description

帧同步电路 

发明领域 

本发明涉及适合于传输数据序列的帧同步电路，上述传输数据序列具有易产生误码环境下的帧组成，上述误码特别是指以信元或者分组为单位的数据丢失或者数据插入。 

发明背景 

[用于添加帧同步码的方法] 

传统地，在按照帧为单位传输即将发送(发送信息数据)的信息数据的数据传输系统中，已经广泛地采用在发送侧添加一个唯一码字给每个帧作为帧同步码的方法，例如，上述唯一码字是M序列。本方法中没有具体地定义唯一码字添加的位置，但是一般说来，设定唯一码字处于帧的标题以便简化组成，正如图1所示。在接收侧在已收到数据序列中检测唯一码字来识别帧的位置以便检测每个帧，根据已检测的每个帧再生发送的信息数据。 

然而，如果把上述方法应用于误码易于发生的传输信道的数据发送，那么存在一个不利的缺陷，即由于突发误码或者此类错误导致没有检测到唯一码字的现象经常出现。因此，此处提出了改进抵抗突发误码的技术，它采用在帧内分散地安排唯一码字的位置。 

图1B和1C说明了涉及此种技术的上述帧组成的一个实例。这些图说明了相同唯一码字的排列。也就是说，图1C展示了用于每个一定长度为(M+1)比特块的信息数据，图1 B对每个比特扩展了信息数据。在图1C中，唯一码字组成了每个块的最高有效位(比特S1到SN)，通过从最高次序比特串行地扩展唯一码字为串行数据以便得到示于图1B的信号。 

在图1B所示的实例中，分配唯一码字Sj(j＝1到N)一个比特给发送信息数据序列内的每个均匀的间隔(M个比特)。然而，分配的间隔可能是不均匀的，并且也可能分配了多个比特。所述M和N是自然数。 

大部分的唯一码字将能够存在，即使在采用分散地安排唯一码字 位置的此种方式的传输信道内发生了突发误码，以致通过允许在检测时不变比特的数量的不一致性来避免不能检测到任何唯一码字的现象，藉此允许以较高的概率检测到唯一码字。顺便说一下，如果允许不一致性比特的数量与唯一码字的长度相比太大，那么可能出现错误地检测到信息数据的部分作为唯一码字的现象(误检测)，因此，必须设置不一致性比特数量和唯一码字的长度以便能够足够低地限制出现误检测的概率。 

此外，如果帧长度是可变的，为了达到帧同步的特性，那么也能够使用帧长度信息以及添加唯一码字作为帧同步码，正如图1D所示。在接收侧通过使用帧长度信息能够知道后续帧同步码出现的位置，因此，同只使用唯一码字的情况相比，能够减少出现没有检测到或误检测到帧同步码的概率。 

[传统帧同步电路的组成及工作] 

接下来，此处描述了传统帧同步电路的组成及工作。顺便说，作为用于给帧添加唯一码字的方法，能够考虑一个上面描述的标题安排或者分散的位置，并且即使采用二者之一，对下面的解释没有影响。 

A.在固定长度帧的情况下 

图2说明了传统帧同步电路(实例1)的组成。假定图2所示的帧同步电路应用于固定长度帧的传输系统。正如图2所示，从输入终端11发送已收到数据序列给唯一码字检测器12。在唯一码字检测器12内，接收来自输入终端11的数据序列的输入缓冲区15在每个预定的定时处截取相当于唯一码字的长度以便提供数据给比较器16，并且随后在每个同样的定时处用一比特移位数据的截取位置。 

比较器16比较来自输入缓冲区15所提供的数据和来自唯一码字发生器17所给出的唯一码字，并且当数据符合唯一码字时提供“1”或者当两者作为比较结果不符合同步判决电路13时提供“0”。在此种情况下，为了防止基于在比较器16内执行比较操作时出现的错误码子的失去检测，能够允许不变比特数量的不一致性来提供“一致性”。 

接着，将描述同步判决电路13的工作。图3是同步判决电路13的状态转移图。同步判决电路13首先处于失去同步状态S1，帧同步根本没有确立上述状态S1。在失去同步状态S1下当从比较器16提供了 “1”，同步判决电路13转移其自身的状态给后向1状态S2作为“检测到”，而当提供了“0”时，保持其状态处于失去同步状态S1作为“失去检测”。 

转移至后向1状态S1的同步判决电路13以固定的帧长度跳过已收到数据序列以便等待比较器16的输出。当来自比较器16的比较结果是“1”时，同步判决电路13转移其自身的状态至下一个后向2状态S2作为“检测到”，并且当是“0”时，返回到失去同步状态S1作为“失去检测”。在后向2之后的状态也可以执行类似于上面描述的程序，同步判决电路13立即返回至在失去检测情况下的失去同步状态S1，并且当“检测到”持续总共N+1次时，前进至同步建立状态S5。 

此处，设置从后向1至后向N的状态以便减少误同步出现的频率，并且一般说来，上述设置称作“后向保护”。当没有建立后向保护时，如果与唯一码字一致的部分偶然地存在于某个部分而不是已收到数据序列内的唯一码字处，那么错误地检测到唯一码字的误检测可能出现，导致了频繁的误同步。然而，提供了本发明所说明的同步判决电路13一个后向保护并且也重复一致性判决N+1次以便减少由于误检测所导致的误同步的出现频率。 

此外，同步判决电路13即使当处于同步建立状态时，它只按照固定帧长度跳过已收到的数据序列以便等待来自比较器16的输出。当来自比较器16提供了“1”时，同步判决电路13保持其自身的状态处于同步建立状态S5作为“检测到”，并且当提供了“0”时，转移自身的状态至前向1状态S6作为“失去检测”。对从前向1至前向M的状态程序与上面描述的从后向1至后向N的状态程序相反，在“检测到”的情况下，程序立即返回至同步建立状态S5，当“失去检测”持续总共为M+1次时，程序返回至失去同步状态S1。此外，提供了从前向1至前向M的状态以便避免“同步错误”的频繁出现，一般称上述设置为“前向保护”。当不提供前向保护时，在由于误码导致的失去检测出现情况下同步可能立即产生。然而，给此实例所示出的同步判决电路13提供了前向保护并且重复了M+1次一致性判决以便减少“同步错误“出现的频率。 

B.在可变长度帧的情况下 

B-1.当根据图3所示的状态转移实现了同步判决时 

在可变长度帧的传输系统中，当使用只有唯一码字作为帧同步码时，使用图2所示的实例1的类似组成的电路也能够建立同步，只是同步判决13的功能和工作例外。然而，在使用了可变长度帧的数据传输系统中，在接收侧不能够预先预知后续帧同步码的出现位置，因此，通过执行图3所示的状态转移不能够稳定地建立同步，并且必须采用对所有的帧顺序地按比特移位收到数据序列才能检测到唯一码字。基于上述原因，将增加唯一码字检测的尝试频率，导致了误检测更高的出现频率。因此，在此实例中，在使用了既有唯一码字又有帧长度信息作为帧同步码中，将描述帧同步电路的组成和工作。 

图4说明了使用唯一码字和帧长度信息作为帧同步码的传统帧同步电路(实例2)的组成。在图4中，采用相同的参考字符标识图2每个部分的相同部分并且省略了对它们的解释。图4所示的实例2和图2所示的实例1之间的差别是这样的，即采用同步电路13a代替同步判决电路13，并且重新提供了帧长度信息检测器18。 

帧长度信息检测器18根据来自输入终端11和从同步判决电路13a至输出终端14所提供的帧同步输出以便提取紧跟着唯一码字的帧长度信息，并且在执行译码之后提供了输出数据给同步判决电路13。顺便说，当错误包含于帧长度信息时，正如此文随后将要描述的，它可能影响对已收到数据序列的同步判决以致经常给帧长度信息提供纠错和检错处理(编码和译码)以便改进帧长度信息的可靠性。 

同步判决电路13a当检测到帧同步码时，它使用从帧长度信息检测器18所提供的帧长度信息来推测后续帧同步码的位置，并且跳过已收到数据序列至相关的推测位置以便等待比较器16的输出。除了上面已经描述之外的工作，其它类似于实例1，因此，根据图3所示的状态转移能够执行与固定帧长度同样的同步判决，允许稳定同步的建立。 

B-2.当没有图3所示的状态转移实现了同步判决时 

接着，将解释在没有图3所示的状态转移实现了同步判决时的传统帧同步电路(实例3)。在图3所示的可变长度帧的传输系统中，使用唯一码字和帧长度信息作为帧同步码，并且假定应用纠错和检错程序至帧长度信息。当在紧跟着唯一码字的位置中检测到没有错误的帧 长度信息时，判决已经检测到正确的帧同步码。根据实例3，比只使用唯一码字作为帧同步码将能够更多地减少误检测的出现频率，因此，不采用图3所示的状态转移而能够以较高的可靠性判决帧同步位置。 

正如根据上面描述的方式是显而易见的，用于固定和可变长度帧的传统帧同步电路能够有效地工作于传统传输系统中的一般误码的两者情况之一，例如，随机错误和突发错误。 

然而，根据上面描述的可以在传输系统内产生新的误码的不同类型在最近几年中已经出现。例如，在ATM(异步转移模式)传输中，当业务量与传输信道容量相比太大时，在48个字节至53个字节的分组单元内数据丢失(信元丢失)可能出现。此外，在互连网(Internet)上，其中已经出现了比上面描述的更长分组单元的数据丢失。另外，在此处称作多媒体的传输中，复用了对应于多个显示媒介的已编码数据，因此，当误码出现于表示已复用模式的信息中时，使用错误模式执行分离，这引起了分组单元中的数据丢失或者数据插入。 

当应用传统的帧同步电路于此种类型的误码可能出现的数据传输系统中时，此处存在一个大大地恶化了同步特性的问题。 

此处，在图5A至5D中说明了数据丢失/插入的一个实例。正如在图5A至5D中所示的，当数据丢失(分组丢失)出现于已收到的数据序列图5A中时，数据丢失已经出现帧的长度比原始帧长度5B更短。并且当数据插入(分组插入)已出现于已收到数据序列5C中时，数据插入已出现帧的长度比原始帧长度5D更长。 

当在采用图3的状态转移的帧同步电路(实例1和2)处于同步建立状态的同时产生数据丢失/插入时，对大于前向保护的阶数(M)的“1”的帧数连续地输出虚假帧同步位置，它引起连续的同步错误。此外，为了恢复同步，必须连续地检测给后向保护的阶数(N)添加1的次数的帧同步码。也就是说，此处存在一个同步错误的时间期间太长的不利缺陷。 

此外，为了减少上面描述的连续同步错误的时间(帧数)，能够考虑一个减少前向和后向保护的阶数的对策。然而，当尝试此种对策时，一个缺陷将产生，即它不能保持在传统传输系统的典型误码的强度，例如随机错误或者突发错误，并且依然不知道除了含有上述缺陷的其 它对策。 

一方面，在不应用图3的状态转移于使用了可变长度帧的数据传输系统的帧同步电路中，尽管上面描述的连续同步错误没有出现，但是收到了这样的帧，即它比以包含于帧同步码内的帧长度信息所表示者更短或者更长。因此，不能够正确地检测到随后的帧同步位置，因此不但在已经出现了数据丢失/插入的帧内而且在紧跟着帧的帧内不能够检测到同步码，导致了至少总共两个帧的同步丢失。 

此外，即使当能够正确地检测到随后的帧同步码时，只能够发布一个告警来表示数据丢失/插入已经出现的帧的帧长度内的错误，因此，将输出具有不连续地包含于帧中间的虚假长度的数据。因此，存在一个这样的问题，即紧跟着帧同步电路的译码器(对应于显示媒介)不能够正确地译码来自帧同步电路的数据。此外，经常提供错误保护功能给应用于误码可能存在的传输信道的译码器，例如，纠错功能或者比特交织功能，此时，当不连续地存在于来自帧同步电路所提供的数据中间或者整个数据错误的长度时，上面提到的功能根本不会工作。 

本发明公开的内容 

已经完成了本发明以便试图解决上面描述的问题，因此，本发明具有的第一个目的是在传统传输系统内提供帧同步电路，该电路能够防止由于数据丢失/插入所导致的同步错误的出现同时限制根据典型误码如随机错误和突发错误的误同步/失去同步。 

本发明的另一个目的是提供帧同步电路，该电路能够通过校正已收到的数据序列来减少影响随后电路的不利效果。 

为了解决上述问题，在本发明中： 

在数据传输系统的接收侧所使用的帧同步电路采用了在帧内分散地安排帧同步码，其特征在于包括： 

帧同步码检测器，它检测来自已收到数据序列的帧同步码以便输出帧位置并且通过校验已检测到的帧同步码和正确的帧同步码输出校验结果；以及 

数据丢失和数据插入期间判决电路，它根据上述校验结果以便推测数据丢失或者数据插入是否已经出现于上述已收到数据序列。 

附图简述 

图1A至1D是用于解释如何添加帧同步码的绘图。 

图2是说明传统帧同步电路的组成(实例1)的方框图。 

图3是实例1中的同步判决电路13的状态转移图。 

图4是说明传统帧同步电路的组成(实例2)的方框图。 

图5A至5D是说明数据丢失和数据插入已经出现的已收到数据序列的一个实例的图。 

图6是说明在本实施方案中已收到数据序列的一个实例的示意图。 

图7A至7H是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图8是说明根据本发明的实施方案的帧同步电路的组成(组成1)的方框图。 

图9是说明根据本发明的实施方案的修正帧同步电路的组成(组成2)的方框图。 

图10A至10M是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图11A至11M是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图12是说明每个帧同步码检测器的内部组成(内部组成1的实例)的一个实例的方框图。 

图13A至13K是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图14A至14M是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图15A至15M是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图16A至16M是从图6所示的已收到数据序列中提取并说明只有部分帧同步码的图。 

图17是说明一个组成的方框图，此时根据本发明的帧同步码检测器应用于可变长度的帧。 

图18是说明一个组成的方框图，此时根据本发明的帧同步码检测器应用于可变长度的帧。 

图19是说明根据本实施方案的帧同步电路的组成的方框图。 

图20A至20G是解释当误码已经出现时图19中的实施方案的工作的图。 

图21A至21H是解释当误码已经出现时图19中的实施方案的工作的图。 

实施本发明的最佳形式 

(实施方案的原理) 

巧妙地运用下列事实和特征已经实现了本实施方案的基本构思： 

(1)当分组单元内数据丢失/插入已经出现时，采用在帧内分散地安排帧同步码位置的帧组成将会丢失与信息数据一起的部分帧同步码。 

(2)当从两个方向观测帧同步码时，在前向方向(在时间轴的正方向)和反向方向(在时间轴的负方向)上的已收到数据序列内，其特征在于当只有一个普通误码已经出现时，将发现误码处于同样的位置，同时数据丢失/插入已经出现于分组单元内，将发现误码处于不同的位置。 

(3)此外，根据已经出现不一致性位置处的位置及长度能够推测丢失帧同步码的长度及位置。使用丢失帧同步码的位置及长度的推测结果也能够推测丢失信息数据的位置及长度，因此，通过把填充数据插入判决时间期间为即将丢失的数据时间期间和删除根据判决相关数据为数据的插入时间期间能够再生具有正确长度的信息数据。 

(4)作为结果的是能够变换分组单元内的数据丢失成为普通的突发错误并且在理想的情况下能够剔除数据插入。 

在根据上面提到的事实和特征的优选实施方案中，在接收侧的数据传输系统所使用的帧同步电路中，它采用在帧内分散地安排帧同步码位置的帧组成，其特征在于包括： 

第一个帧同步码检测器，它通过校验在时间轴的前向方向上具有正确帧同步码的已收到数据序列来检测帧同步码以便输出已检测位置作为第一个帧位置并且也输出已检测的结果作为第一个已检测的结果； 

第二个帧同步码检测器，它通过校验在时间轴的反向方向上具有正确帧同步码的已收到数据序列来检测帧同步码以便输出已检测位置作为第二个帧位置并且也输出已检测的结果作为第二个已检测的结果； 

一个差值电路，它检测从上述第一个帧位置至紧跟着第一个帧位置只有的第二个帧位置的长度； 

一个帧长度信息输出装置，它输出帧长度信息； 

一个数据丢失和数据插入期间判决电路，它推测根据上述帧长度信息、从上述差值电路输出的长度、以及上述第二个已校验结果，它们所包含于上述已收到数据序列内的数据丢失时间期间或者数据插入时间期间；以及 

一个同步判决电路，它基于上述第一个帧位置、上述第二个帧位置、以及上述数据丢失和数据插入时间期间判决电路的推测结果，它们决定并输出基于上述第一个帧位置的帧同步位置。 

另外，在另一个实施方案中，给上面描述的组成添加了填充数据插入和删除电路，上述的组成输出通过把填充数据插入推测的数据丢失时间期间和从对于上述已收到数据序列的推测数据插入时间期间的数据所产生的已校正收到数据序列。 

在又一个实施方案中，上述第一个帧同步码检测器和上述第二个帧同步码检测器使用从上述同步判决电路所输出的帧同步位置作为初始值，此时由上述数据丢失和数据插入时间期间判决电路推测数据丢失时间期间和数据插入时间期间。 

在另一个可选实施方案中，在上面描述的每个组成中，当即将处理帧的上述帧长度信息不同于从上述差值电路所输出的长度时，上述数据丢失和数据插入时间期间判决电路临时地判决数据丢失已经出现于帧内； 

(1)当从校验不一致性开始的第一个起始位置时，上述第一个起始位置紧跟着在从在时间轴的前向方向上所看到的上述校验结果得到的连续校验一致性期间之后并且比校验不一致性开始的具有第二个起始位置的预定长度一致性要长，上述第二个起始位置紧跟着在从在时间轴的反向方向上所看到的上述校验结果得到的连续校验一致性期间之后并且比上述预定长度要长，最终判决对应于即将处理帧的上述 帧长度信息与从上述差值电路的长度输出之间的差值的多个比特的数据丢失已经出现于此位置， 

(2)当在时间轴上上述第二个起始位置处于上述的第一个起始位置之前时，最终判决上述多个比特的数据丢失已经出现于从上述第二个起始位置至上述第一个起始位置期间内的任何位置。 

在不适用于(1)和(2)二者任意之一的情况下，如此地改变临时判决，即不是数据丢失而是数据插入已经出现， 

(3)当从上述第一个起始位置至上述第二个起始位置的期间长度与来自上述差值电路的长度输出一致时，最终判决是处于数据插入期间，以及 

(4)当从上述第一个起始位置至上述第二个起始位置的时间期间长度短于来自上述差值电路的长度输出时，最终判决包含时间期间的上述多个比特的时间期间是处于数据插入期间。 

此外，在另一个实施方案中，除了上述(1)和(2)之外，还有当在时间轴上上述第一个起始位置处于上述第二个起始位置之前时，最终判决上述多个比特的数据丢失已经出现于从上述第一个起始位置至上述第二个起始位置的期间内的任何位置，并且只有当情况不适合于此种时，第一次地执行上述(3)和(4)的最终判决。 

此外，在另一个实施方案中，完全地使用帧号码，并且除了上述(1)和(2)之外，还有当在时间轴上上述第一个起始位置处于上述第二个起始位置之前时并且上述第一个帧位置所说明的帧号码与紧跟着上述第二个帧位置之后的帧号码是连续的时，最终判决上述多个比特的数据丢失已经出现于从上述第一个起始位置至上述第二个起始位置的时间期间内的任何位置，并且只有当情况不适合于此种时，在上述(3)和(4)之后提前执行一个程序，此外，除了上述(3)和(4)之外，当从上述第一个起始位置至上述第二个起始位置的时间期间长度长于从上述差值电路的长度输出时，最终判决上述多个比特的数据插入已经出现于时间期间内的任何位置。 

此外，在另一个实施方案中，引入了第一个和第二个门限值，并且当即将处理帧的上述帧长度信息不同于来自上述差值电路的长度输出并且二者的差值短于预定第一个门限值时，上述数据丢失和数据插 入期间判决电路临时地判决数据丢失已经出现于帧内，并且除了上述(1)和(2)之外，还有当在时间轴上上述第一个起始位置处于上述第二个起始位置之前时，最终判决上述多个比特的数据丢失已经出现于从上述第一个起始位置至上述第二个起始位置的期间内的任何位置，当上述帧的上述帧长度信息不同于来自上述差值电路的长度输出并且来自上述差值电路的长度输出短于预定的第二个门限值时，临时地判定数据插入已经出现于帧内，并且除了上述(3)和(4)之外，还有当从上述第一个起始位置至上述第二个起始位置的期间长度长于从上述差值电路的长度输出时，最终判决上述多个比特的数据插入已经出现于期间内的任何位置。 

根据上面描述的每个实施方案，即使分组单元内数据丢失和数据插入可能出现，但是帧同步错误不会产生并且能够正确地推测数据丢失和数据插入的位置和长度。通过把填充数据插入判决处于数据丢失和期间和通过删除从判决处于数据插入期间的相关期间的数据以便能够再生具有正确长度的信息数据。结果是能够转换分组单元内的数据丢失成为突发错误，并且即使数据插入可能发生，但是在理想的情况下能够完全地剔除从上述所述的影响产生结果的效应。同样地，当帧长度信息包含于帧同步码或者正确地设置了唯一码字时，不但能够应用本实施方案于固定长度帧而且能够应用本实施方案于可变长度帧。当然，对于能够推测和补偿的数据丢失/插入的位置和长度没有特别的任何限制。 

(第一个实施方案) 

参照附图将更加详尽地于下文中描述本发明。 

本发明的实施方案是基于对应于权利要求1所涉及的帧同步电路的组成和对应于权利要求4所涉及的帧同步电路的功能，因而此后的解释是基于此种基本的组成和功能。然而，添加了给具有独立组成的所涉及其它权利要求的帧同步电路的解释以便清楚说明与每个权利要求的关系。 

A.帧同步电路的组成 

A-1.图8所示的组成 

图8是根据本发明的实施方案说明的帧同步电路组成(组成1)的 方框图。在此图中，31是把已收到的数据序列输入一个输入终端，32是第一个同步码检测器，它校验从输入终端31所输入的收到数据序列和在第一个方向的时间轴上从帧同步电路内部所产生的唯一码字，并且它也输出第一个已校验结果40和基于所涉及的已校验结果的同步后选位置的第一个帧位置37。同时，符号33标称为第二个同步码检测器，它校验从输入终端31所输入的已收到数据序列和在反向方向的时间轴上从帧同步电路的内部所产生的唯一码字，并且它也输出第二个已校验结果41和基于所涉及的已校验结果的同步后选位置的第二个帧位置38。顺便说，在前向方向的时间轴上的校验称作一个程序，该程序按照接收的顺序查看已收到的数据并且也按照对应于比较每个对应比特的比较序列的顺序查看参考唯一码字。而且在反向方向的时间轴上的校验称作一个程序，该程序按照接收的相反顺序查看已收到的数据并且也按照对应于比较每个对应比特的比较反向序列的顺序查看参考唯一码字。 

符号44标称为差值电路，它输出第一个帧位置37与第二个帧位置38之间的差值，并且34是数据丢失和数据插入时间期间判决电路，它根据第一个帧位置37、第二个帧位置38、以及差值电路44的输出推测数据丢失时间期间并且它也输出已判决时间期间作为判决结果39。35是同步判决电路，它根据第一个帧位置37、第二个帧位置38、以及判决结果39决定帧同步位置以便输出上述位置给帧位置输出终端36。顺便说，将随后描述数据丢失/插入时间期间的推测过程和帧同步位置的决定过程，包括工作的解释。 

A-2.图9所示的组成 

图9是根据本发明的另一个实施方案说明的修改帧同步电路组成(组成2)的方框图。在此图中所说明的帧同步电路与图8所说明者之间的最大不同是提供了填充数据插入和删除电路42。 

填充数据插入和删除电路42根据来自数据丢失和数据插入时间期间判决电路34的输出来校正来自输入终端31的已收到数据序列并且经由已校正的收到数据系列输出终端34输出校正的已收到数据序列。此文随后将描述具体的校正过程及其工作解释。 

A-3.添加断线部分至图8和图9的组成 

此外，在图8和图9中还有采用断线表示额外的部分以便说明每个帧同步电路的修改的组成(组成3、4)。 

顺便说，在上面描述的两种组成之一中采用了图3的状态转移。 

B.传输数据的组成 

图6是说明本实施方案的已收到数据序列的一个实例的示意性图。正如此图中所示，本发明中在帧内分散地安排帧同步的位置。为了避免使本发明的解释复杂化，定义长度作为固定长度，产生帧同步码的唯一码字为M序列，并且用于分散地安排位置的方法是按照M比特的间隔内的单个比特(总共N个比特)的等间隔位置。 

因此，帧长度变成为Nx(M+1)比特并且信息数据长度变成为NxM比特。顺便说，N和M是自然数。 

图6说明了已收到数据序列的第i个帧(i是自然数)的组成。在帧的标题处，安置帧同步码的第一个比特S1、随后安排M比特信息数据、第二个比特S2、M比特信息数据、…、第N比特SN、以及M比特信息数据。此外，即使当在1-M比特范围内改变最后的信息数据块的长度，但是不影响帧同步，因此实际能够处理任意长度的固定长度的帧。 

C.当普通误码已经出现时的工作 

接着，当普通误码如随机错误和突发错误出现于传统的数据传输系统时，将描述根据本实施方案的工作。 

图7A到7H说明从图6所说明的已收到数据序列中提取的只有部分帧同步码。此处按照对应的比特位置说明了没有误码图7A的已收到数据序列，已收到数据序列中错误码子已经出现的位置在图中标注为“x”，当对在至已收到数据序列图7B的前向方向的时间轴上、在前向方向的时间轴上参考唯一码字7D、在已收到数据序列图7B和前向方向上的参考唯一码字之间的已校验结果(第一个已校验结果)图7E执行帧同步时，得到帧位置(第一个帧位置)图7C，当对在至已收到数据序列图7B的反向方向的时间轴上、在反向方向的时间轴上参考唯一码字7G、在已收到数据序列图7B和反向方向上的参考唯一码字7G之间的已校验结果(第二个已校验结果)图7H执行帧同步时，得到帧位置(第二个帧位置)图7F。在此图中所示出的实例中，误码已经出现于 第四个比特S4和第六个比特S6。 

正如图7A到7H所示的，当普通误码已经出现时，在前向方向的时间轴上由帧同步检测所得到的第一个帧同步位置与在反向方向的时间轴上由帧同步检测所得到的第二个帧同步位置相一致，并且两者标称为正常位置。因此，差值电路44的输出与即将检测帧的长度相一致。然而，第一个帧位置说明是即将处理的帧标题位置，第二个帧位置说明是相关帧的紧跟着帧之后的标题位置。同样地，在第一个检测结果图7E和第二个检测结果7H中，多个表示检测不一致的“1”出现于第四个比特S4和第六个比特S6，但是两个检验结果完全地一致。 

正如上面提到的，当两个特性，即 

(1)差值电路44的输出与即将检测帧的长度相一致时，并且 

(2)采用第一个检验结果与第二个检验结果相一致，能够解释普通误码如随机错误和突发错误可能出现，因此数据丢失和数据插入时间期间判决电路34不会输出任何数据给同步判决电路35。因此，同步判决电路35输出第一个帧位置或者第二个帧位置给帧位置输出终端36作为正确的帧同步位置(它依赖于输出第一个帧位置或者第二个帧位置的电路的设计)。 

正如上面描述的，当普通误码可能出现时，根据本实施方案帧同步电路将象传统的帧同步电路一样地工作。当然，在上面描述的组成2到4中也可以执行类似的操作。顺便说，填充数据插入和删除电路42是已收到数据序列传递至已校正的收到数据序列输出终端43。此外，在组成3和4中，因为数据丢失和数据插入时间期间判决电路34不输出任何结果，所以没有初始化第一个帧同步码检测器32和第二个帧同步码检测器。 

D.当只有数据丢失出现时的工作 

接着，当分组单元内只有数据丢失出现时(当误码没有出现而数据丢失出现时)，将描述本实施方案的工作。然而，为了避免使解释变得复杂化，定义数据丢失以便按照唯一码字的多个位置时间期间的间隔来出现。同样地，在此部分中，在描述了前面提到的组成2内的程序之后，将描述组成1的程序。 

图10A到10M说明从图6所说明的已收到数据序列中提取的只有 部分帧同步码。此处说明了没有误码的图10A的已收到数据序列的图的上半部分，已收到数据序列图10B中数据丢失已经出现于帧内，即在至已收到数据序列图10B的前向方向上的第一个帧位置图10C、在前向方向的时间轴上参考唯一码字10D、在至已收到数据序列图10B的前向方向上的参考唯一码字之间的已校验结果图10E上、在至已收到数据序列图10B的反向方向的时间轴上的第二个帧位置图10F、在反向方向的时间轴上参考唯一码字10G、在至已收到数据序列图10B的反向方向上的参考唯一码字10G之间的已校验结果图10H。在此实施方案所示的实例中，从已收到数据序列图10能够显而易见的，由于数据丢失导致了丢失了从第五个比特S5至第八个比特S8的四个比特。 

当从输入终端31输入此种数据序列图10B时，提供相关的已收到数据序列给第一个帧同步码检测器32和第二个帧同步码检测器33。 

此处，图12示出了每个帧同步码检测器的内部组成实例(内部组成实例1)。此图中所说明的内部组成实例1包括接收数据输入终端21、比较来自接收数据输入终端21的已收到数据序列和参考唯一码字以便输出的唯一码字检测器22、基于相关比较结果以便检测帧位置的同步判决电路33、输入已检测位置的帧位置输出终端24、以及输出唯一码字检测器22的比较结果的检验结果输出终端29。 

给唯一码字检测器22提供了缓存来自接收数据输入终端21的已接收数据序列以便输出后选唯一码字的输入缓存器25、产生参考唯一码字的唯一码字发生器27、比较上述两者以便输出比较结果(例如，异或OR)的比较器26。输入缓存器25从在每个预定定时内缓存的数据中截取等于唯一码字长度的数据以便提供上述长度给比较器26并且也按照每隔同样的定时顺序地按比特来移位数据的截取位置。顺便说，来自输入缓存器25和唯一码字发生器27的数据输出序列(比特输出序列)处于在第一个帧同步码检测器上的前向方向的时间轴(FIFO)或者在第二个帧同步码检测器上的反向方向的时间轴(LIFO)因此，必须对每个唯一码字发生器采用不同的组成进而避免使本实施方案的解释复杂化，产生的图12所示的组成是一个代表性实例。同样地，在图10A到10M中，为了比较每个可理解的数据，在反向方向时间轴上的数据变换成为在前向方向时间轴上的数据。 

上面提到组成的第一个帧同步码检测器32检测从在前向方向的时间轴上所提供的收到数据序列的帧同步码以便输出图10C所示的第一个帧位置37。另一方面，在同步已建立状态，第一个帧同步码检测器32内部的唯一码字产生器27产生在前向方向上图10D所示的参考唯一码字，并且通过校验参考唯一码字和已收到数据序列来产生图10E所示的第一个校验参考结果。 

在图10的实例中，从第五个比特S5到第八个比特S8的四个比特因为数据丢失而丢失，不是误码已经出现而是数据丢失已经出现，藉此正确地设置从第一个比特S1到第四个比特S4的第一个校验结果图10E。然而，在第四个比特之外，当第j个比特Sj与第(j-4)个比特Sj-4(9＜＝j＜＝N)相一致时，已校验的结果变为“0”，并且当它们处于不一致时，它变成“1”，因此，在表示不能确定的图中采用“？”表示在第四个比特之外的比特。 

另一方面，第二个帧同步码检测器33执行与上面描述的第一个帧同步码检测器32类似的工作，除了在反向方向的时间轴上检测帧同步码之外。因此，正如图10F到10H所示，能够得到第二个帧位置38、反向方向的参考唯一码字、以及第二个已检验结果41。在图10的实例中，误码没有出现而是数据丢失已经出现了，藉此正确地设置从第N个比特SN到第九个比特S9的第二个校验结果图10H，但是在第j个比特Sj与第(j-4)个比特Sj-4(5＜＝j＜＝8)相一致之前，第二个已校验的结果变为“0”，并且当它们处于不一致时，它变成“1”，因此，在第九个比特之前的比特采用“？”表示。并且在差值电路44中，决定第一个帧位置37和紧跟着在第二个帧位置38后之间的差值以便提供此差值给数据丢失和数据插入时间期间判决电路34。在图10的实例中，因为存在N-4个比特的差值，所以数据丢失和数据插入时间期间判决电路34临时地判决数据丢失已经出现。 

一般地，使用具有低自相关性的M序列或者此类序列作为唯一码字，因此，第j个比特Sj与第(j-4)个比特Sj-4之间连续地相一致的比较结果是很少见的。也就是说，在数据丢失出现位置之后连续地设置第一个已校验结果40为“0”和在数据丢失出现位置之前连续地设置第二个已校验结果41也为“0”是很少见的。另一方面，正如从 前面的描述将显而易见的，当没有码子丢失而是数据丢失时，在数据丢失出现位置之后的第一个已校验结果40在数据丢失出现位置之前的第二个已校验结果41当然设置为“0”。使用此种特性的本实施方案使用第一个和第二个已校验结果变为“不一致性”的边界点以便推测数据丢失出现位置。 

对于第一次已校验结果在超出数据丢失出现位置处变为“1”的点依赖于唯一码字的自相关而变化，因此，将考虑下面描述的各种情况。 

D-1.推测实例1 

通过假定S4不等于S8和S5不等于S9，以及从第一个起始位置(紧跟着第四个比特S4之后)处开始出现比在前向方向时间轴上第一个已校验结果实例(1)的所查看到的预定长度更长的校验一致性时间期间之后的校验不一致性与第二个起始位置(紧跟着第九个比特S4之前)处开始出现比在反向方向时间轴上第二个已校验结果实例(1)的所查看到的预定长度更长的校验一致性时间期间之后的校验不一致性相一致，藉此得到图10I所示的第一个已校验结果实例和图10J所示的第二个已校验结果实例。因此，最终能够判决推测数据长度的数据丢失(在此种情况的四个比特)已经出现于从第五个比特S5到第八个比特S8的位置，也就是说，处于在图10B的已收到数据序列的第四个比特S4和第五个比特S5之间的位置。顺便说，通过计算帧长度信息(N)和差值电路44的输出(N-4)的差值能够得到推测的丢失长度。 

顺便说一下，因为推测丢失长度是4个比特和推测丢失位置处于从第五个比特S5到第八个比特S8的位置，正如在图10K所阴影部分所示的，通过把丢失帧同步码和/或信息数据插入等于从第五个比特S5到第八个比特S8的四个比特的时间期间能够再生具有正确长度的已收到数据序列。然而，实际是不可能地在接收侧正确地再生丢失信息数据的内容，因此，在本实施方案中，当丢失数据是信息数据时，采用与丢失数据同样长度的填充数据插入相关的时间期间。由在组成2到4(参照图9)中填充数据插入和删除电路执行插入丢失帧同步码和/或填充码子所的插入程序。 

D-2.推测实例2 

接着，根据不同的假设将解释推测的实例。 

图11A到11J说明了部分帧同步码，它们从图6所示的已收到数据序列从提取，并且与图10A到10H同样的图11A到11H说明于图11A到11M的上半部分。然而，图11I到11K说明于图的下半部分以便代替图10I到10K。在图11I的第一个已校验结果实例(2)和图11J的第二个已校验结果实例(2)中，假定S4等于S8、S5等于S9、S3不等于S7、以及S6不等于S 10，当在各个方向的时间轴上查看时，上面描述的第一个起始位置和第二个起始位置超过了实际数据丢失位置一个比特，因此，判决紧跟着于第五个比特S5之后的位置和紧跟着于第四个比特S4之前的位置之间的位置作为推测的丢失位置。也就是说，等于两个比特的模糊度出现于推测的丢失位置。 

因此，当第二个起始位置在时间轴上处于第一个起始位置之前时，没有其它的选择而只有最终判决四个比特的数据丢失已经出现于从二个起始位置到第一个起始位置的时间期间内。也就是说，三个推测(1)S4到S7、(2)S5到S8、(3)S6到S9中之一可能是正确的数据丢失时间期间，尽管仍然没有得到足够的信息以便确定三个推测之一。当在此种情况下插入填充数据时，最安全的是处理数据丢失时间期间作为由对应于上面提到的模糊度与推测丢失长度相比的多个比特的更长时间期间。在图11A到11J的实例中，推测的丢失长度为四个比特并且推测的丢失位置紧跟着在第三个比特S3、第四个比特S4、第五个比特S5中三者之一的后面，因此，通过把丢失帧同步码和/或填充数据插入等于从第四个比特S4到第九个比特S9的六个比特的时间期间以便再生具有正确长度的已收到数据序列，正如图11K中的阴影所示。 

正如上面所述的，对于第一个时间在超出数据丢失出现位置处已校验结果变为“1”的位置依赖于唯一码字的自相关而变化，对于多个M序列，当假定唯一码字的自相关是“0”时，上面描述的第一个起始位置与第二个起始位置相一致的概率变为25％。此外，几个比特可能模糊的概率如下所述： 

(1)一个比特：25％， 

(2)两个比特：18.75％，以及 

(3)三个比特：12.5％。 

因此，当允许有三个比特或更少的模糊度时，能够推测数据丢失 的时间期间的概率将为80％或者以上。 

D-3同步判决电路35的工作 

因为没有给组成1提供数据插入和删除电路，即使当表明存在数据丢失时间期间，它不会对已收到的数据操作。因此，它只输出数据丢失的告警或者通知数据丢失的时间期间给随后的电路(例如，对应于媒介编码的译码器)。然而，第一个帧位置作为在数据丢失之前正确的帧位置并且第二个帧位置作为在数据丢失之后正确的帧位置，因此，必须在同步判决电路35中从第一个帧位置到第二个帧位置校正输出的帧同步位置。图11L示出了此种情况下的帧同步位置的输出结果的实例。 

顺便说，为了在后续帧中使工作迅速地继续，必要的是校正参考唯一码字及第一个帧位置，它是第一个帧同步码检测器32的内部状态(内部数据)，基于此种目的，非常有效的是根据组成3所示的同步判决电路35的输出结果来初始化第一个帧同步码检测器32的内部状态。 

另一方面，给组成2提供了数据插入和删除电路42，因此，通过插入上面描述的填充数据能够再生具有正确长度的已收到数据序列(已校正的收到数据序列)。因此，同步判决电路35总是输出第一个帧位置作为正确的帧位置。图11M说明了帧同步位置的输出结果的实例。在此种情况下，为使工作在后续帧内迅速地继续，必要的是校正参考唯一码字和第二个帧位置，它是第二个帧同步码检测器的内部状态，基于此种目的，非常有效的是根据组成4所示的同步判决电路35的输出结果来初始化第二个帧同步码检测器33的内部状态。 

顺便说，当应用于不是下列情况的任意之一，改变临时判决的结果，可以理解的是不是数据丢失而是数据插入已经出现以便执行对应于数据插入的操作； 

(3)第一个起始位置与第二个起始位置相一致，并且 

(4)第二个起始位置在时间轴上处于第一个起始位置之前。 

接着，解释当在分组单元内只有数据插入已经出现(当误码没有出现而数据插入已经出现时)的本实施方案的工作。 

图13A到13K说明了部分帧同步码，它们从图6所示的已收到数据序列中提取。此处说明了图的上半部分，即没有误码的已收到数据序列图13A、数据丢失已经出现于帧内的已收到数据序列图13B、在至已收到数据序列图13B的前向方向上的第一个帧位置图13C、在前向方向时间轴上的参考唯一码字图13D、在至已收到数据序列图13B的前向方向上的第一个已校验结果13E、在至已收到数据序列图13B的反向方向上的第二个帧位置图13F、在反向方向时间轴上的参考唯一码字图13G、以及在至已收到数据序列图13B的反向方向上的第二个已校验结果13H。在此实施方案所示的实例中，正如从已收到的数据序列图13B中可以看到的，插入了四个比特数据(SA、SB、SC、和SD)在第四个比特S4和第五个比特S5之间。 

当从输入终端31输入此类已收到的数据序列图13B时，在第一个帧同步检测器32内，从在前向方向的时间轴上的已收到数据序列检测帧码子以便输出第一个帧位置37，正如图13C所示。第一个帧同步码检测器32使用图3的状态转移已经确立了稳定的同步，并且在同步已建立的状态中，第一个帧同步码检测器32内部的唯一码字发生器产生在图13D所示的前向方向上的参考唯一码字。第一个帧同步检测器32通过校验前向方向上参考唯一码字和已收到数据序列以便产生第一个已校验唯一码字，正如图13E所示。在图13A到13K的实例中，插入了四个比特数据(SA、SB、SC、和SD)在第四个比特S4和第五个比特S5之间，尽管误码没有出现而是数据插入已经出现，因此，设置第一个已校验结果40为“0”直到第四个比特S4。但是，当SA和S5、SB和S6、SC和S7、SD和S8、以及Sj和Sj-4(9＜＝j＜＝N)处于相一致时，设置在第四个比特S4之后的第一个已校验结果40为“0”，当处于不相一致时设置为“0”，因此，表示在第四个比特S4之后的比特为“？”，它表示不确定性。 

此外，第二个帧同步码检测器33执行与上面描述的第一个帧同步码检测器32类似的操作，除了在反向方向上检测帧同步码之外。藉此，此处得到了第二个帧位置38、在反向方向上的参考唯一码字、以及第二个已校验结果41，正如图13F到13H所示。在图13A到13K的实例中，误码没有出现而是数据插入已经出现，因此，此时正确地设置从第N个比特SN到第九个比特S9中的第二个已校验结果41为“0”，当SA和S1、SB和S2、SC和S3、SD和S4处于相一致时，设置在第九个 比特S9之前的第二个已校验结果41为“0”，当处于不相一致时设置为“1”，因此，表示在第九个比特S4之前的比特为“？”，它表示不确定性。 

同样的，在差值电路44中，决定在第一个帧位置37和紧跟着第二个帧位置38后面之间的差值以便提供此差值给数据丢失和数据插入时间期间判决电路34。在图13A到13K的实例中，此处存在N+4个差值，因此，数据丢失和数据插入时间期间判决电路34首先临时地判决数据丢失已经出现。然而，此种情况均不适用于上面描述的(3)或(4)，因此，可以理解的数据插入已经出现时改变临时判决结果。此文随后将采用具体的实例解释此种临时判决的改变过程。 

因为放置于数据插入的唯一码字的比特位置的数据(SA、SB、SC和SD)与唯一码字不相关，所以较少见的是SA和S5、SB和S6、SC和S7、以及SD和S8全部相一致，并且SA和S1、SB和S2、SC和S3、以及SD和S4也全部相一致。因此，较少见的是在数据插入出现位置之后的第一个已校验结果40和在数据插入出现位置之前的第二个已校验结果41两者连续地设置为“0”。 

另一方面，当没有误码只有数据插入时，数据插入出现位置之前的第一个已校验结果40和在数据插入出现位置之后的第二个已校验结果41两者总是设置为“0”。通过使用此种特性，根据两个已校验结果变为不相一致的边界点能够推测数据插入已经出现的时间期间(数据插入出现时间期间)。 

对于第一个时间已校验结果在数据插入出现时间期间内变为“1”的点依赖于插入数据和唯一码字而变化，因此，将考虑下面描述的各种情况。 

E-1.推测实例3 

通过假定S5不等于SA和S4不等于SD，以及从第一个起始位置(紧跟着第四个比特S4之后)处开始出现比在前向方向时间轴上第一个已校验结果实例(1)的所查看到的预定长度更长的校验一致性时间期间之后的校验不一致性与第二个起始位置(紧跟着第五个比特S5之前)处开始出现比在反向方向时间轴上第二个已校验结果实例(1)的所查看到的预定长度更长的校验一致性时间期间之后的校验不一致性相一致，藉此得到图13I所示的第一个已校验结果实例和图13J所示的第二个已校验结果实例。四个比特与推测的插入长度相一致，因此，临时地判决如下：即推测插入长度的数据插入(在此种情况的四个比特)已经出现于从SA到SD的位置，也就是说，处于在图13B的已收到数据序列的从第五个比特S5到第八个比特S8的位置(推测插入位置)。顺便说，通过计算帧长度信息(N)和差值电路44的输出(N+4)的差值能够得到推测的插入长度。

此外，因为推测插入长度是4个比特和推测插入位置处于从第SA到SD的位置，正如在图13K所示的，通过删除在等于从SA到SD的四个比特的时间期间内的数据能够再生具有正确长度的已收到数据序列。填充数据插入和删除电路42(参照图9)执行上述过程。在图13A到13K所示的实例中，因为数据插入时间期间与推测插入时间期间完全地相一致，所以通过删除数据能够得到在已校正收到数据序列内的不仅长度而且内容。 

E-2.推测实例4 

接着，根据不同的假设将解释推测的实例。 

图14A到14M说明了部分帧同步码，它们从图6所示的已收到数据序列从提取，并且与图13A到13K同样的图14A到14H说明于图14A到14M的上半部分。然而，图14I到14M说明于图的下半部分以便代替图13I到13K。通过假定S5等于SA、S6不等于SB、以及S4不等于SD，能够得到图14I的第一个已校验结果实例(2)和图14J的第二个已校验结果实例(2)，正如从上述假定能够显而易见的是，设置第一个起始位置处于超过了实际数据插入位置一个比特。因此，在图14B中，假定紧跟着于第五个比特SA之后的位置和紧跟着于第九个比特S9之前的位置之间的位置作为推测的插入位置。也就是说，推测的插入时间期间的长度变为三个比特，它比推测的插入长度的四个比特短了一个比特。同步判决电路35不能决定实际数据的插入位置，因此，等于一个比特的模糊度出现于推测的插入位置。 

在此种情况下，没有其它的选择而只有最终判决插入的推测长度(在此种情况下，四个比特)的数据插入已经出现于从第一个起始位置到第二个起始位置。也就是说，两个推测(1)SA到SD或者(2)SB 到S5中之一S是正确的数据插入时间期间，尽管仍然没有得到足够的信息以便确定二个推测之一。此处，图14K示出了上面描述的采用(2)插入数据删除的实例(2)。在插入数据删除的此种实例(2)中，正如采用阴影所示出的，数据SA依然处于第五个比特S5的位置，然而，第五个比特的内容丢失了。 

正如上面提到的，假定在S5等于SA的此实例中以致设置已校正的唯一码字为正确的结果，但是在S5周围的信息数据导致替代了已插入的数据。因此，当从第一个起始位置到第二个起始位置的长度短于推测的插入长度时，信息数据内容的部分导致不正确，尽管已校正的收到数据序列的长度和唯一码字是正确的。 

正如前面所说明的，对于第一个时间已校验结果在数据插入时间期间内变为“1”的点依赖于插入数据和唯一码字而变化。当假定唯一码字和已插入码子之间的互相关为0时，从第一个起始位置到第二个起始位置时间期间内与推测插入长度相一致的概率将变为25％。此外，将产生的几个比特模糊度的概率如下： 

(1)一个比特：25％， 

(2)两个比特：18.75％， 

(3)三个比特：12.5％。 

因此，当允许有少于三个比特的模糊度时，能够推测数据推测时间期间的概率将为80％以上。 

E-3.同步判决电路35的工作 

至于在A-4-3中解释，同步判决电路35校正帧同步位置的输出。结果是来自同步判决电路35的帧同步位置变为在图14L中组成1所示的位置以及在图14M中组成2所示的位置。这允许在下一帧迅速地连续工作。顺便说，将可以看到的是根据同步判决电路35的输出结果可以初始化每个帧同步码检测器的内部状态。 

尽管已经描述了本实施方案，但是当只有普通误码出现时以及当在分组单元内只有数据丢失/插入产生时，它才能有效地工作。 

F.当数据丢失叠加到普通误码时 

此处已经描述了只有普通误码或者在分组单元内只有数据丢失/插入出现的情况，但是在实际应用中，不同种类的误码经常叠加到普 通误码上。将参照图15A到15N和图16A到16N描述在此种情况下的工作。 

在图15A到15N所示的实例中，正如图10A到10M一样的，从第五个比特S5到第八个比特S8的四个比特的数据丢失已经出现，此外，普通误码叠加到第三个比特S3和第十个比特S10。因为这些普通误码，第一次地在第三个比特S3和第十个比特S10处第一个已校验结果和第二个已校验结果分别地变为“1”。因此，第一个起始位置紧跟着第二个比特S2之后改变，而第二个起始位置紧跟着第十一比特S11之前改变。 

当普通误码按照此种方式叠加到数据丢失上时，数据丢失均不对应于(3)和(4)并且偶然地存在一个可能翻译数据丢失为数据插入的概率。 

为了解决上述问题，考虑采取下面的对策： 

(5)此实施方案不应用于数据插入； 

(6)通过添加帧号码给帧同步码以便使数据丢失和数据插入能够识别； 

(7)通过添加限制给数据丢失/插入以便使数据丢失和数据插入能够识别。 

F-1.对策(5)(相当于权利要求5) 

此对策只有当普通误码已经叠加到数据丢失之上时才工作。当考虑到ATM传输中的信元丢失和互连网(Internet)上的分组丢失或者二者数据丢失现象之一以及数据丢失的出现概率极大地高于在多媒体复用中数据插入的概率时，可以考虑的是如果此种实施方案只有当普通误码已经叠加到数据丢失之上时才工作，那么能够得到足够高的实施性。 

此处，将参照图15A到15N解释采用对策(5)的工作。 

在图15A到15N所示的实例中，第一个起始位置在时间轴上处于第二个起始位置之前，因此可以认识到的是数据丢失可能出现于此时间期间的某个位置，但是仍然不能够说明数据丢失出现的位置。可选择地，假定数据丢失出现的位置把填充数据插入了此位置。然而，在图15K所示的填充数据插入的实例(1)中，基于数据丢失已经出现于 紧跟着第四个比特S4之后的假设，把填充数据插入第五个比特S5与第八个比特S8之间的时间期间。此填充数据插入位置偶然地是正确位置。 

另一方面，图15L所示的填充数据插入的实例(2)假设数据丢失已经出现于紧跟着第六个比特S6之后并且错误地把填充数据插入从第七个比特S7到第十个比特S10。当普通误码按照此种方式叠加到数据丢失之上时，某些错误可能出现，但是此处保持了能够稳定地维持帧同步和能够得到具有正确长度的已校正收到数据的优势。 

F-2.对策(6)(相当于权利要求6) 

此外，对策(6)采用完全的帧号码能够区别数据丢失和数据插入。因此，它对叠加了普通误码及数据插入和叠加了普通码子及数据插入的两种情况均能够有效地工作。实际上，许多多媒体应用添加了帧号码，因此能够经常采用此种对策而不引起数据的冗余。将在此文后面描述采用此种对策的工作。 

在图15A到15N所示的实例中，对应于紧跟着第一个帧位置之后的第二个帧位置的帧号码比对应于在左图中的第一个帧位置的第一个帧位置的帧号码大一。这意味着对于同样的帧在第一个帧位置之前得到第二个帧位置，也就是说，数据丢失已经出现于相关帧内。因此，尽管第一个起始位置在时间轴上处于第二个起始位置之前，但是能够判决不是数据插入而是数据丢失已经出现。 

另一方面，在图16A到16N所示的实例中(数据插入的实例)，对应于第一个帧位置的帧号码和对应于其紧跟着着的第二个帧位置的帧号码是相一致的。这意味着对于同样的帧在第二个帧位置之前得到第一个帧位置，也就是说，数据插入已经出现于相关帧内。因此，能够判决不是数据插入而是数据丢失已经出现。 

F-3.对策(7)(相当于权利要求7) 

此外，当分组长度足够地小于帧长度时，采用添加限制给推测的丢失长度和推测的插入长度(对策(7))能够区别数据丢失/数据插入。例如，当设置允许的推测丢失长度(第一个门限值)和允许的推测插入长度(第二个门限值)两者为帧长度的一半长度时，能够得到相当于对策(6)的效果。 

顺便说，在对策(6)和(7)的填充数据的具体插入方法类似于上面描述的对策(5)中的方法。 

G.当数据插入叠加到普通误码之上时 

接着，将参照图16A到16N描述当数据插入叠加到普通误码之上时的程序。顺便说，在图16A到16N中，对于数据插入现象，正如在A-5中的现象，假定四个比特的数据插入将出现于第四个比特S4和第五个比特S5之间以及普通误码将产生于第三个比特S3和第五个比特S5。 

正如从图16A到16N中可以看到的，根据错误码子，推测数据插入时间期间的长度比实际长度(在此种情况下，四个比特)长七个比特。可以认识到的是数据插入可能出现于此时间期间的某个位置，但是仍然不能够说明数据插入出现的位置。因此，应该假定数据插入出现的位置将删除数据。在图16K所示的已插入数据删除的实例(1)中，删除从第五个比特S5到第八个比特(SA到SD)的时间期间内的数据。这是偶然的数据删除所处于的正确位置。 

另一方面，在图16L所示的插入数据删除的实例(2)中，假设数据插入已经出现，因此删除从第三个比特S3到第六个比特S6。结果是在插入数据删除的实例(2)中，上述了第三个比特S3和对应于正确数据的第四个比特S4，反之，插入数据SC和SD依然保留。当普通误码按照此种方式叠加到数据丢失之上时，某些错误可能出现，但是此处保持了能够稳定地维持帧同步和能够得到具有正确长度的已校正收到数据的优势。 

H.在可变长度帧的情况下 

顺便说，预先假设在上面提到的解释中使用了固定长度帧，但是当帧长度信息包含于帧同步码时，能够使本实施方案象上面的解释一样工作，即使当使用可变长度帧时。在此种情况下，可以使用图18所示的帧同步码检测器。给图18所示的帧同步码检测器提供了帧长度检测器18(参考图4)，它从具有该帧长度检测器18的已收到数据输入终端21中的已收到数据输入终端21内的已收到数据序列中检测帧长度信息、提供已检测到的帧长度信息给同步判决电路23、以及经由帧长度信息输出终端9输出上述长度。并且，图18中的符号18标称为 帧号码检测器，它检测来自已收到数据输入终端21的已收到数据序列内的帧号码以便经由帧号码输出终端10输出上述帧号码。 

此外，即使帧长度信息不包含于已收到的数据序列，当合适地设置了在反向方向的时间轴上能够检测到唯一码字时，能够实现象上面描述的实施方案一样的工作。此处于图17中示出了在此种情况下的帧同步码检测器的组成。 

此外，当此处使用了具有表示在具有固定长度帧组成到可变长度帧组成的信息数据的帧同步码部分内的信息数据的标题位置的指针的伪随机固定长度帧时，不需要添加特别的装置而能够实现上面描述的实施方案同样的工作。 

I.当数据丢失/插入出现于总的长度时 

在上面描述的解释中，假定数据丢失/插入出现于唯一码字的多个排列的间隔内，但是，本实施方案即使在上述假设不存在的时候也能够正常地工作。本实施方案通过决定在前向和反向方向的时间轴上的帧位置以及校验参考唯一码字和已收到数据序列来检测数据丢失/插入的位置和长度(时间期间)。在上面提到的校验程序中，即使当紧跟着数据丢失/插入已经出现的位置之后的校验对象不是唯一码字而是信息数据时，校验不一致性也可以出现，因此本实施方案即使当数据丢失/插入没有出现于唯一码字的多个排列间隔内时依然能够正常地工作。 

[第二个实施方案] 

图9是根据另一个实施方案说明的帧同步电路的组成的方框图。当比较此种组成与图8所示的组成时，除去了第二个帧同步码检测器33和差值电路，提供了数据丢失和数据插入时间期间判决电路54以便代替数据丢失和数据插入时间期间判决电路34，并且提供了同步判决电路55以便代替同步判决电路35。 

数据丢失和数据插入时间期间判决电路54累加已校验结果40的估计值并且基于累加结果是否超过了预定的门限值来判断数据丢失或者数据插入已经出现。例如，能够设置用于已校验结果40的“0”(一致性)的估计值为“-1”并且对“1”(不一致性)的估计值为“+2”，以及能够设置预定的门限值为“5”。然而，累加结果不会变成为小于 “0”。 

接着，此处将参照图20A到20G解释当误码出现时的本实施方案的工作。帧同步码检测器32，正如第一个实施方案一样，它校验参考唯一码字和在前向方向上收到的数据序列以便输出已校验的结果40，正如图20E所示的。顺便说，图20A到20E的内容类似于图7A到7E的内容。 

在数据丢失和数据插入时间期间判决电路54内累加对应于已校验结果40的估计值。已校验结果40保持“0”直到图20A到20G内的第三个比特S3如此变化，即估计值为“-1”并且累加结果保持“0”。这是因为累加结果根本不会如上面描述的变为小于“0”。 

当已校验结果40在第四个比特S4变为“1”时，估计值变为“2”并且累加结果也变为“2”。接着，当已校验结果40在第五个比特S5变为“0”时，估计值变为“2”并且累加结果也变为“1”。接着，当已校验结果40在第六个比特S6变为“1”时，那么估计值变为“2”并且累加结果也变为“3”。已校验结果40自第七个比特S7连续地保持“0”，因此，累加结果由“1”所决定并且在第九个比特S9返回至“0”。在上面描述的实例中，因为累加结果根本不会超过门限值“5”，所以图20G的判决结果总是保持“0”。 

接着，此处将参照图21A到21H解释当数据丢失出现于本实施方案时的工作。图21A说明了没有误码的已收到数据序列，图21B说明了数据丢失已经出现于帧内的已收到数据序列。图21E说明了两种已检测结果。在图21E中，从第一个比特S1到第四个比特S4的已检测结果是“0”。在第五个比特S5之后的已检测结果变成对应于数据序列的内容的随机值。 

图21F说明了此种随机已检测结果的一个实例。同样地，图21G说明了估计值与此已检测的结果的累加结果。当数据丢失出现时，已检测结果40根本不返回至连续的“0”，因此，累加结果超过了在某点的门限值，并且图21H所示的判决结果变为“0”。当发送此判决结果给同步判决电路55时，此处检测由数据丢失引起的“同步错误”。 

根据已检测的结果，同步判决电路55停止帧位置的输出并且输出一个指令给帧同步码检测器32以便再次地检测唯一码字。 

此外，即使当数据插入已经出现于本实施方案中，完全地类似于上面描述的现象也可能出现。因此，判决结果变为“1”作为当数据丢失已经出现的情况以便可以停止帧位置的输出来再次地检测唯一码字。 

最好设置本实施方案的门限值为能够检测到比在传输信道内普遍地出现的假定错误略微较长错误的值。然而，即使按照此种方式设置门限值，当错误出现在比假定者更长的间隔内时，判决结果变为“1”，尽管数据丢失或者数据插入依然没有出现。在此种情况下，此现象的出现意味着传输信道的状态极大地恶化了，因此尽管保持着帧同步，但是得到了没有预期的正确收到数据。因此，可以认为的是根据此种状态下“1”的判决结果实际问题不可能出现。 

Claims (1)

1.一种在采用帧组成的数据传输系统的接收侧使用的帧同步电路，其中在帧内分散地安置帧同步码，所述帧同步电路包括：

帧同步码检测器，从收到的数据序列中检测帧同步码，以输出帧位置，比较所检测的帧同步码和正确的帧同步码，以及输出‘一致’或者‘不一致’，作为校验结果；

数据丢失和数据插入时间期间判决电路，累加校验结果的估计值，并基于累积结果是否超过了预定的门限值来判决数据序列中是否已经发生数据丢失或者数据插入，并将判决结果发送至同步判决电路；以及

同步判决电路，接收帧同步码检测器输出的帧位置，并在判决结果指示检测到由数据丢失或者数据插入引起的同步错误时，停止帧位置的输出并向帧同步码检测器输出再次检测帧同步码的指令。

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