KR20000055246A - 버스트 리드/라이트 기능을 갖는 메모리 - Google Patents

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Abstract

본 발명은 메모리의 버스트 리드/라이트 동작시에 버스트 사이즈를 조절할 수 있는 버스트 리드/라이트 기능을 갖는 메모리에 관한 것으로, 호스트 블록의 제어에 의한 액세스시에 세팅되어 OP CODE, 시퀀셜 또는 인터리브에 대한 정보(BT), CAS 레이턴시에 관한 정보(LMODE)를 저장 출력하는 모드 레지스터를 슬레이브 메모리 블록내에 포함하는 메모리 시스템에 있어서,CAS 레이턴시 모드(LMODE)값을 이용하여 CAS 레이턴시 신호를 출력하는 CAS 레이턴시 신호 생성 블록과; 모드 레지스터의 세팅시에 버스트 길이에 관한 데이터를 저장 출력하는 BL 레지스터,카운터 인에이블 신호에 의해 BL 레지스터의 버스트 값을 다운 카운트 하는 8비트 다운 카운터,상기 카운트값을 NOR 연산하여 버스트 길이에 관한 타이밍 신호를 출력하는 NOR 게이트,상기 NOR 게이트의 출력 신호와 반전된 CAS 레이턴시 신호를 AND 연산하는 AND 게이트를 포함하여 이루어지는 버스트 동작 타이밍 생성 블록을 슬레이브 메모리 블록내에 포함한다.

Description

버스트 리드/라이트 기능을 갖는 메모리{Memory with function of burst read and write }
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 메모리의 버스트 리드/라이트 동작시에 버스트 사이즈를 조절할 수 있는 버스트 리드/라이트 기능을 갖는 메모리에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 메모리 시스템에 관하여 설명하면 다음과 같다.
도 1은 일반적인 메모리 시스템의 구성 블록도이다.
도 1은 히타치사의 HM5241605C 4비트 SDRAM의 메모리 시스템을 나타낸 것이다.
메모리 시스템은 크게 호스트 블록(1)과 SDRAM(Synchronous Dynamic Random Access Memory)슬레이브 메모리 블록(2)으로 크게 나눌 수 있다.
호스트 블록(1)은 시스템을 제어하는 CPU(Central Processing Unit)(2)와, CPU(2)의 어드레스/데이터 및 제어 신호에 의해 슬레이브 메모리 블록(2)과 데이터를 주고 받고 어드레스 그리고 제어 신호 및 클럭 신호를 출력하는 SDRAM 컨트롤러(6)와, SDRAM 컨트롤러(6)의 내부에 구성되어 주변 블록(4)으로 부터 어드레스 및 제어 신호를 받고 데이터를 입출력하는 레지스터(5)를 포함하여 구성된다.
그리고 슬레이브 메모리 블록(2)은 SDRAM으로 구성된다.
SDRAM 컨트롤러(6)는 슬레이브 메모리 블록(2)으로 칩 선택 신호 및 RAS(Row Address Strobe) 및 CAS(Cloumn Address Strobe) 그리고 쓰기 인에이블 신호를 출력한다.
이와 같은 메모리 시스템의 버스트 리드/라이트에 관하여 설명하면 다음과 같다.
도 2는 종래 기술의 모드 레지스터의 구성도이고, 도 3은 모드 레지스터의 세팅 동작을 나타낸 타이밍도이다. 그리고 도 4는 종래 기술의 SDRAM 구성 블록도이다.
모드 레지스터는 OP CODE가 저장되는 A9,A8 섹터와, 시퀀셜 또는 인터리브에 대한 정보(BT)를 저장출력하는 A3 섹터와, CAS 레이턴시에 관한 정보(LMODE)를 저장출력하는 A6,A4,A3 섹터와, 버스트 길이(BL)에 관한 정보를 저장출력하는 A2,A1,A0 섹터를 포함한다.
슬레이브 메모리 블록(2)의 SDRAM의 구성은 다음과 같다.
SDRAM은 메모리 어레이(41a)(41b)를 중심으로 각각 대응하여 칼럼 선택 신호를 디코딩하여 출력하는 칼럼 디코더(42a),(42b)와, 칼럼 선택 신호에 의해 데이터를 읽어내는 센스 앰프(43a),(43b)와, 로우 선택 신호를 디코딩하여 출력하는 로우 디코더(44a),(44b)와, 입력되는 클럭 신호(clock),인에이블 신호(enable)에 의해 메모리 어레이 및 입출력 포트로 부터의 데이터를 쉬프트 출력하는 쉬프트 레지스터(45)와, 쉬프트 레지스터로 데이터를 입출력하는 입출력 포트(46)으로 구성된다.
이와 같은 종래 기술의 메모리 시스템의 동작을 설명하면 다음과 같다.
읽기 동작을 예로하면,
먼저, 호스트 블록(1)은 SDRAM 슬레이브 메모리 블록(2)의 내부에 있는 모드 레지스터를 세팅한다.
모드 레지스터를 액세스할때 호스트 블록(1)은 SDRAM 슬레이브 메모리 블록(2)에 도 3의 구간1일때의 CKE, CSn, RASn, CASn, WEn의 파형을 인가한다.
모드 레지스터에 저장되는 값은 어드레스 버스(A0 ~ A7)을 통해 호스트 블록(1)에 의해 SDRAM 슬레이브 메모리 블록(2)에 저장된다.
모드 레지스터의 각 비트의 의미는 미리 정해져 있다.
예를들어, 어드레스 버스 A2 ~ A0는 호스트 블록(1)이 SDRAM 슬레이브 메모리 블록(2)을 버스트로 액세스 할때의 길이(Length)를 정의한다.
보통 버스트 길이는 1,2,4,8,256이고, 호스트 블록(1)의 버스트 액세스시에 필요로하는 길이값에 의해 A2 ~ A0값이 정해진다.
그리고 호스트 블록(1)은 SDRAM 슬레이브 메모리 블록(2)에 로우 어드레스 스트로브(Row Address Strobe;RAS)와 뱅크 액티브 명령(Bank Active Command)을 인가한다.
이때 사용되는 파형은 도 3의 구간3에서와 같다.
호스트 블록(1)에 의해 정해지는 로우 어드레스는 어드레스 버스 A0 ~ A8에 있는 값이고, 액티브되는 뱅크(기억 장치의 최소 저장 단위)는 A9에 있는 값이다.
그리고 호스트 블록(1)은 SDRAM 슬레이브 메모리 블록(2)에 칼럼 어드레스 및 쓰기 명령 즉, 도 3의 구간3에서와 같은 파형을 인가한다.
호스트 블록(1)에 의해 정해지는 칼럼 어드레스는 어드레스 버스 A0 ~ A7에 있는 값이다.
칼럼 어드레스 및 쓰기 명령이후 SDRAM 슬레이브 메모리 블록(2)에서 출력되는 첫번째 데이터의 액세스 타임은 CAS 레이턴시에 의해 결정되는데, CAS 레이턴시값은 SDRAM 슬레이브 메모리 블록(2)에 있는 모드 레지스터의 LMODE에 의해 정해진다.
도3은 CAS 레이턴시가 2일때의 예를 나타낸 것이다.
그리고 칼럼 어드레스 및 쓰기 명령이후 SDRAM 슬레이브 메모리 블록(2)에서 출력되는 데이터(word)의 갯수는 모드 레지스터의 BL(Burst Length)값에 의해 결정된다.
도 3은 BL=1, BL=2, BL=4일때의 예를 나타낸다.
예를들어, 호스트 블록(1)이 SDRAM 데이터 10 워드를 읽고자 하는경우 호스트 블록(1)이 SDRAM의 모드 레지스터의 BL을 8로 세팅하여 리드하고자 하는 10 워드중 첫번째 8개의 워드를 리드하고, 호스트가 SDRAM의 모드 레지스터의 BL을 2로 세팅하여 나머지 2개의 워드를 리드한다.
이와 같은 호스트 블록(1)의 제어에 의해 SDRAM 슬레이브 메모리 블록(2)은 내부의 2개 어레이중 1개는 로우 어드레스 스트로브 신호와 뱅크 액티브 명령에 의해 정해지고 로우 어드레스 역시 로우 어드레스 스트로브와 뱅크 액티브 명령에 의해 결정된다.
로우 어드레스 스트로브와 뱅크 액티브 명령에 의해 정해진 1개의 로우 데이터(256 칼럼 데이터)는 쉬프트 레지스터(45)에 저장된다.
칼럼 어드레스 및 리드 명령에 의해 리드 오퍼레이션이 정의되고 블록 리드(block read)할 스타트 어드레스가 정해진다.
칼럼 어드레스 및 리드 명령 이후 첫번째 리드 데이터는 SDRAM의 모드 레지스터의 LMODE에 의해 정해진 시간이후 SDRAM의 입출력 포트(46)를 통해 출력된다.
이와 같은 메모리 시스템의 동작 타이밍 생성에 관하여 설명하면 다음과 같다.
도 5a는 SDRAM 내부의 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록도이고, 도 5b는 CAS 레이턴시 및 버스트 길이에 관한 동작 타이밍도이다.
CAS 레이턴시값이 2인경우의 타이밍 생성을 나타낸 것으로, 모드 레지스터의 LMODE에 저장된 값을 이용하여 피리어드(period) 신호를 출력하는 S-C 플립 플롭과 모드 레지스터(60)의 CAS 레이턴시 모드(LMODE 3bit)에 의해 생성된 신호(signal 1)와 피리어드 신호를 OR 연산하는 OR 게이트로 구성되어 카운터 인에이블 신호(enable)를 출력하는 카운터 인에이블 신호 출력부(51)와, 카운터 인에이블 신호에 의해 인에이블 되어 입력되는 clock 신호에 의해 업 카운트 동작을 하는 8비트 업 카운터(52)와, 모드 레지스터의 BL 값 3비트와 8비트 업 카운터(52)의 카운트값을 AND 연산하는 제 1,2,3,4 AND 게이트(53a)(53b)(53c)(53d)와, 제 1,2,3,4 AND 게이트(53a)(53b)(53c)(53d)의 출력값을 OR 연산하여 출력하는 OR 게이트(54)로 버스트 길이에 관한 동작 타이밍을 생성하는 불록이 구성된다.
그리고 /CSn,RASn,/CASn,CKE 신호를 AND 연산하여 출력하는 AND 블록(55)과, AND 블록(55)에서 출력되는 제 2 로드 신호(load 2), 클럭 신호(clock), 리셋 신호(reset 2)에 의해 모드 레지스터의 LMODE 3비트값을 다운 카운트하여 출력하는 3비트 다운 카운터(56)와, 3비트 다운 카운터(56)의 LSB 비트의 출력을 반전 입력하고 다른 비트값을 비반전 입력하여 NOR 연산하여 출력하는 NOR 게이트(57)와, AND 게이트(55)에서 출력되는 신호 및 NOR 게이트(57)의 출력을 이용하여 CAS 레이턴시 타이밍을 생성하기 위한 예비 신호를 출력하는 CAS 예비 신호 출력부(58)와, NOR 게이트(57)의 출력 신호와 CAS 예비 신호 출력부(58)의 출력 신호를 AND 연산하여 CAS 레이턴시 타이밍 신호를 출력하는 AND 게이트(59)를 포함하여 CAS 레이턴시 신호 생성 블록이 구성된다.
이와 같이 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록의 동작 타이밍 생성 동작은 다음과 같다.
CAS 레이턴시가 2인 경우 모드 레지스터의 LMODE에 저장된 값을 이용하여 피리어드 신호가 만들어지는데, 칼럼 어드레스 및 리드 명령 신호로부터 피리어드 신호의 상승 엣지(rising edge)까지는 2 클럭이 지연되었음을 알 수 있다.
이때의 2 클럭은 CAS 레이턴시가 된다.
CAS 레이턴시를 만드는데는 칼럼 어드레스 및 리드 명령과 3비트 카운트 신호, 클럭, 모드 레지스터의 LMODE 3 비트가 사용된다.
BL이 2인경우 모드 레지스터의 BL에 저장된값을 이용하여 피리어드 신호가 만들어지는데, 피리어드 신호의 폭이 2 클럭임을 알 수 있다.
피리어드 신호의 2 클럭 폭을 만들기 위하여 CAS 레이턴시 타이밍을 만드는 신호(도 5b의 signal 1),8비트 카운트 신호, 클럭, 모드 레지스터의 BL 3비트가 사용된다.
8비트 카운터는 인에이블 신호가 High인 구간동안 클럭에 의해 카운팅된다.
도 5b의 파형을 보면, SDRAM의 입출력 포트를 통해 나가는 2개의 워드 데이터는 피리어드 신호가 High인 구간동안만 출력됨을 알 수 있다.
그리고 인에이블 신호는 쉬프트 레지스터(45)의 쉬프트 동작을 인에이블시키는 신호로 사용된다.
이와 같은 종래 기술의 메모리 시스템에 있어서는 다음과 같은 문제가 있다.
호스트 블록이 SDRAM을 버스트로 리드/라이트할때, 버스트 길이가 SDRAM의 BL이 제공하는 길이(1,2,4,8,256 word)외의 값인 경우 호스트 블록은 SDRAM이 제공하는 여러 타입의 BL을 조합하여 SDRAM을 액세스하게 되는데 하나의 예를들면 다음과 같다.
20 워드를 호스트 블록이 리드하는 경우, BL을 8로 하는 모드 레지스터 세팅을 1번하고 2번의 8 워드 리드를 한후, 다시 BL을 2로 하는 모드 레지스터의 세팅을 1번하고 1번의 2 워드 리드를 해야한다.
이와 같은 액세스 동작은 전체 액세스 타임이 커지고 CPU에 걸리는 부하를 가중시킨다.
본 발명은 이와 같은 종래 기술의 메모리 시스템의 문제를 해결하기 위한 것으로, 메모리의 버스트 리드/라이트 동작시에 버스트 길이를 조절할 수 있는 버스트 리드/라이트 기능을 갖는 메모리를 제공하는데 그 목적이 있다.
도 1은 일반적인 메모리 시스템의 구성 블록도
도 2는 종래 기술의 모드 레지스터의 구성도
도 3은 모드 레지스터의 세팅 동작을 나타낸 타이밍도
도 4는 종래 기술의 SDRAM 구성 블록도
도 5a는 SDRAM 내부의 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록의 구성도
도 5b는 CAS 레이턴시 및 버스트 길이에 관한 동작 타이밍도
도 6은 본 발명에 따른 모드 레지스터의 구성도
도 7은 본 발명에 따른 버스트 레지스터의 라이트 타이밍도
도 8a는 SDRAM 내부의 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록의 구성도
도 8b는 CAS 레이턴시 및 버스트 길이에 관한 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
81. 카운터 인에이블 신호 출력부 82.90.86. AND 게이트
83. BL 레지스터 84. 8비트 다운 카운터
85.88. NOR 게이트 87. 3비트 다운 카운터
89. CAS 예비 신호 출력부 91. 모드 레지스터
메모리의 버스트 리드/라이트 동작시에 버스트 길이를 조절할 수 있는 본 발명에 따른 버스트 리드/라이트 기능을 갖는 메모리는 호스트 블록의 제어에 의한 액세스시에 세팅되어 OP CODE, 시퀀셜 또는 인터리브에 대한 정보(BT), CAS 레이턴시에 관한 정보(LMODE)를 저장 출력하는 모드 레지스터를 슬레이브 메모리 블록내에 포함하는 메모리 시스템에 있어서, CAS 레이턴시 모드(LMODE)값을 이용하여 CAS 레이턴시 신호를 출력하는 CAS 레이턴시 신호 생성 블록;모드 레지스터의 세팅시에 버스트 길이에 관한 데이터를 저장 출력하는 BL 레지스터,카운터 인에이블 신호에 의해 BL 레지스터의 버스트 값을 다운 카운트 하는 8비트 다운 카운터,상기 카운트값을 NOR 연산하여 버스트 길이에 관한 타이밍 신호를 출력하는 NOR 게이트,상기 NOR 게이트의 출력 신호와 반전된 CAS 레이턴시 신호를 AND 연산하는 AND 게이트를 포함하여 이루어지는 버스트 동작 타이밍 생성 블록을 슬레이브 메모리 블록내에 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 버스트 리드/라이트 기능을 갖는 메모리에 관하여 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 모드 레지스터의 구성도이고, 도 7은 본 발명에 따른 버스트 레지스터의 라이트 타이밍도이다.
본 발명은 버스트 길이에 관한 동작 타이밍을 생성하는 블록에 모드 레지스터이외에 버스트 길이에 관한 데이터를 저장출력하는 BL 레지스터를 더 구성한 것이다.
모드 레지스터의 하위 3비트를 BL 데이터 저장에 사용하지 않고 예비 할당 비트로 두고, BL 데이터는 도 6에서와 같이 구성되는 BL 레지스터에 저장하는 것이다.
즉, 도 7에서와 같이, 모드 레지스터의 세팅시에 I/O 0 ~ I/O 7에 BL값을 싣고, 이 값은 BL 레지스터의 D7 ~ D0(8bit)에 라이트된다.
이때, BL 레지스터에 라이트되는 BL값은 실제 SDRAM에서 read/write할때의 버스트 길이(Burst Length)보다 1이 작은값이다.
이와 같은 BL 레지스터를 갖는 본 발명에 따른 버스트 리드/라이트 기능을 갖는 메모리에서 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록의 구성은 다음과 같다.
도 8a는 SDRAM 내부의 CAS 레이턴시 및 버스트 길이에 관한 타이밍 생성 블록의 구성도이고, 도 8b는 CAS 레이턴시 및 버스트 길이에 관한 동작 타이밍도이다.
CAS 레이턴시값이 2, BL값이 2인 경우를 나타낸 것으로, 모드 레지스터의 세팅시에 버스트 길이에 관한 데이터를 D7 ~ D0(8bit)에 저장 출력하는 BL 레지스터(83)와, 모드 레지스터의 LMODE에 저장된 3 비트값을 이용하여 생성된 CAS 레이턴시 신호를 이용하여 피리어드(period) 신호를 출력하는 S-C 플립 플롭과 모드 레지스터(91)의 CAS 레이턴시 모드(LMODE 3bit)에 의해 생성된 신호(signal 1)와 피리어드 신호를 OR 연산하는 OR 게이트로 구성되어 카운터 인에이블 신호(enable)를 출력하는 카운터 인에이블 신호 출력부(81)와, 카운터 인에이블 신호에 의해 인에이블 되어 입력되는 clock 신호와 /CSn,RASn,/CASn,CKE 신호를 AND 연산하여 출력되는 카운터 로드 신호(load)에 의해 BL 레지스터(83)의 버스트 값을 다운 카운트 하는 8비트 다운 카운터(84)와, 상기 8비트 다운 카운터(84)의 카운트값을 NOR 연산하여 버스트 길이에 관한 타이밍 신호를 출력하는 NOR 게이트(85)와, NOR 게이트(85)의 출력 신호와 반전된 CAS 레이턴시 신호를 AND 연산하여 S-C 플립 플롭으로 출력하는 AND 게이트(82)로 버스트 길이에 관한 동작 타이밍을 생성하는 불록이 구성된다.
그리고 /CSn,RASn,/CASn,CKE 신호를 AND 연산하여 출력하는 AND 블록(86)과, AND 블록(86)에서 출력되는 제 2 로드 신호(load 2), 클럭 신호(clock), 리셋 신호(reset 2)에 의해 모드 레지스터(91)의 LMODE 3비트값을 다운 카운트하여 출력하는 3비트 다운 카운터(87)와, 3비트 다운 카운터(87)의 LSB 비트의 출력을 반전 입력하고 다른 비트값을 비반전 입력하여 NOR 연산하여 출력하는 NOR 게이트(88)와, AND 게이트(86)에서 출력되는 신호 및 NOR 게이트(88)의 출력을 이용하여 CAS 레이턴시 타이밍을 생성하기 위한 예비 신호를 출력하는 CAS 예비 신호 출력부(58)와, NOR 게이트(57)의 출력 신호와 CAS 예비 신호 출력부(89)의 출력 신호를 AND 연산하여 CAS 레이턴시 타이밍 신호를 출력하는 AND 게이트(90)를 포함하여 CAS 레이턴시 신호 생성 블록이 구성된다.
이와 같이 구성된 본 발명에 따른 버스트 리드/라이트 기능을 갖는 메모리의 버스트 리드 동작은 다음과 같다.
모드 레지스터(91)에 저장된 BL값이 read/write 명령 발생시 BL 레지스터(83)로 부터 버스트 길이에 관한 값이 8비트 다운 카운터(84)로 로딩되면 CAS 레이턴시를 이용한 타이밍 신호(signal 1)를 이용하여 카운터 인에이블 신호 출력부(81)에서 인에이블 신호를 생성한다.
여기서, 8비트 다운 카운터(84)의 인에이블 신호는 모드 레지스터(91)의 LMODE에서 정의된 CAS 레이턴시값에 의해 발생된다.
그리고 상기 인에이블 신호가 액티브되는 동안 클럭을 이용하여 8비트 다운 카운터(84)에서 BL 레지스터(83)값을 0이 될때까지 다운 카운팅한다.
즉, 인에이블 신호가 High인 구간에서 8비트 다운 카운터(84)는 다운 카운트를 진행하고 카운트값이 00h가되면 인에이블 신호가 Low가 되고 8비트 다운 카운터(84)는 클럭에 의한 카운팅을 하지 않는다.
이와 같이 생성된 버스트 펄스는 SDRAM 데이터가 CAS 레이턴시 및 BL에 의해 정의된 타이밍에 의해 입출력 핀을 통해 출력되는 동안 High가된다.
이와 같은 BL 레지스터(83)는 8비트이므로 호스트 블록은 BL값을 0 ~ 255까지 세팅하여 BL 크기를 조절할 수 있다.
이와 같은 본 발명에 따른 버스트 리드/라이트 기능을 갖는 메모리는 다음과 같은 효과를 갖는다.
버스트 길이가 정해진 여러 타입의 BL을 조합하여 SDRAM을 액세스하는 것이 아니라 별도의 버스트 길이에 관한 값을 저장 출력하는 BL 레지스터를 구비하여, 한번의 BL 레지스터의 세팅으로 1 ~ 254개의 임의의 갯수만큼 SDRAM을 액세스하는 것이 가능하여 전체 액세스 타임을 줄일 수 있고 호스트 블록의 CPU에 걸리는 부하를 줄일 수 있어 메모리의 신뢰성을 향상시키고, 고속의 데이터 입출력이 가능하도록하는 효과가 있다.

Claims (8)

  1. 호스트 블록의 제어에 의한 액세스시에 세팅되어 OP CODE, 시퀀셜 또는 인터리브에 대한 정보(BT), CAS 레이턴시에 관한 정보(LMODE)를 저장 출력하는 모드 레지스터를 슬레이브 메모리 블록내에 포함하는 메모리 시스템에 있어서,
    CAS 레이턴시 모드(LMODE)값을 이용하여 CAS 레이턴시 신호를 출력하는 CAS 레이턴시 신호 생성 블록과;
    모드 레지스터의 세팅시에 버스트 길이에 관한 데이터를 저장 출력하는 BL 레지스터,
    카운터 인에이블 신호에 의해 BL 레지스터의 버스트 값을 다운 카운트 하는 8비트 다운 카운터,
    상기 카운트값을 NOR 연산하여 버스트 길이에 관한 타이밍 신호를 출력하는 NOR 게이트,
    상기 NOR 게이트의 출력 신호와 반전된 CAS 레이턴시 신호를 AND 연산하는 AND 게이트를 포함하여 이루어지는 버스트 동작 타이밍 생성 블록을 슬레이브 메모리 블록내에 포함하는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  2. 제 1 항에 있어서, CAS 레이턴시 신호를 이용하여 피리어드(period) 신호를 출력하는 S-C 플립 플롭과,
    모드 레지스터의 CAS 레이턴시 모드(LMODE 3bit)에 의해 생성된 신호(signal 1)와 피리어드 신호를 OR 연산하는 OR 게이트로 구성되어 카운터 인에이블 신호(enable)를 8비트 다운 카운터로 출력하는 카운터 인에이블 신호 출력부를 포함하여 구성되는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  3. 제 1 항에 있어서, CAS 레이턴시 신호 생성 블록은 /CSn,RASn,/CASn,CKE 신호를 AND 연산하여 출력하는 AND 블록과,
    상기 AND 블록에서 출력되는 제 2 로드 신호(load 2), 클럭 신호(clock), 리셋 신호(reset 2)에 의해 모드 레지스터의 LMODE 3비트값을 다운 카운트하여 출력하는 3비트 다운 카운터와,
    상기 3비트 다운 카운터의 LSB 비트의 출력을 반전 입력하고 다른 비트값을 비반전 입력하여 NOR 연산하여 출력하는 NOR 게이트와,
    상기 AND 게이트에서 출력되는 신호 및 NOR 게이트의 출력을 이용하여 CAS 레이턴시 타이밍을 생성하기 위한 예비 신호를 출력하는 CAS 예비 신호 출력부와,
    상기 NOR 게이트의 출력 신호와 CAS 예비 신호 출력부의 출력 신호를 AND 연산하여 CAS 레이턴시 타이밍 신호를 출력하는 AND 게이트를 포함하여 구성되는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  4. 제 1 항 또는 제 2 항에 있어서, 버스트 길이에 관한 타이밍 신호와 반전된 CAS 레이턴시 신호를 AND 연산하는 AND 게이트의 출력 신호는 카운터 인에이블 신호 출력부의 S-C 플립 플롭으로 입력되는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  5. 제 1 항에 있어서, 8비트 다운 카운터는 카운터 인에이블 신호에 의해 인에이블 되어 입력되는 clock 신호 그리고 /CSn,RASn,/CASn,CKE 신호를 AND 연산하여 출력되는 카운터 로드 신호(load)에 의해 BL 레지스터의 버스트 값을 다운 카운트 하는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  6. 제 1 항에 있어서, 모드 레지스터의 세팅시에 하위 3비트를 BL 데이터 저장에 사용하지 않고 예비 할당 비트로 두는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  7. 제 1 항에 있어서, BL 레지스터에 라이트되는 BL값은 실제 슬레이브 메모리 블록에서 read/write할때의 버스트 길이(Burst Length)보다 1이 작은값인 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
  8. 제 1 항에 있어서, 인에이블 신호가 High인 구간에서 8비트 다운 카운터는 다운 카운트를 진행하고 카운트값이 00h가되면 인에이블 신호가 Low가 되고 8비트 다운 카운터는 클럭에 의한 카운팅을 하지 않는 것을 특징으로 하는 버스트 리드/라이트 기능을 갖는 메모리.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493028B1 (ko) * 2002-10-21 2005-06-07 삼성전자주식회사 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법
KR100771876B1 (ko) * 2006-07-14 2007-11-01 삼성전자주식회사 버스트 데이터의 리오더링 여부에 따라 클럭 레이턴시를조절하는 반도체 메모리 장치 및 방법

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