KR20000052589A - 연산 증폭기 - Google Patents

연산 증폭기 Download PDF

Info

Publication number
KR20000052589A
KR20000052589A KR1019990063163A KR19990063163A KR20000052589A KR 20000052589 A KR20000052589 A KR 20000052589A KR 1019990063163 A KR1019990063163 A KR 1019990063163A KR 19990063163 A KR19990063163 A KR 19990063163A KR 20000052589 A KR20000052589 A KR 20000052589A
Authority
KR
South Korea
Prior art keywords
power supply
supply terminal
output
transistor
constant current
Prior art date
Application number
KR1019990063163A
Other languages
English (en)
Other versions
KR100338340B1 (ko
Inventor
가또후미히꼬
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000052589A publication Critical patent/KR20000052589A/ko
Application granted granted Critical
Publication of KR100338340B1 publication Critical patent/KR100338340B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 입력 신호 Si에 응답하여 출력 신호 So를 출력하기 위한 출력단 K2 및 K3를 포함하는 연산 증폭기에 있어서,
상기 출력단은 상기 입력 신호에 기초하여 발생된 다수의 특정한 신호에 응답하여 각각 푸시-풀 동작을 행하고, 상기 푸시-풀 동작의 결과로서 상기 출력 신호를 발생하기 위한 다수의 출력단 트랜지스터 M65 및 M66을 가지며,
상기 다수의 특정한 신호는 이 신호들이 상기 다수의 출력단 트랜지스터로 각각 입력될 때 까지의 지연 시간이 실질적으로 서로 동일한 신호로서 발생되는 것을 특징으로 한다.

Description

연산 증폭기{OPERATIONAL AMPLIFIER}
본 발명은 연산 증폭기에 관한 것으로, 특히 오버슈트 또는 언더슈트의 발생을 최소한으로 억제할 수 있는 연산 증폭기에 관한 것이다.
지금까지, 입력 및 출력을 광범위하게 다룰 수 있고 큰 부하를 구동할 수 있는 연산 증폭기로서는, 본 발명자에 의해 일본 특허 공개 평9-93055호에 개시된 기술이 있다.
도 10을 참조하여 일본 특허 공개 평9-93055호에 개시된 연산 증폭기를 설명한다. 연산 증폭기에는 입력단 K1, 구동단 K2 및 출력단 K3가 설치되어 있다.
우선, 연산 증폭기의 입력단 K1의 구성을 설명한다. 연산 증폭기의 입력단 K1에는, P 채널 전계 효과 트랜지스터 FET M1 및 M2, N 채널 FET M5 및 M6, 정전류원용 P 채널 FET M41, 정전류원용 N 채널 FET M42, N 채널 FET M3 및 M9, N 채널 FET M4 및 M10, 및 P 채널 FET M7 및 M8이 설치되어 있다. 소스가 서로 공통으로 접속되고 게이트가 신호 입력 단자(1 및 2)에 각각 접속되어 있는 P 채널 FET M1 및 M2는 차동 트랜지스터쌍을 형성한다. 소스가 서로 공통으로 접속되고 게이트가 신호 입력 단자(1 및 2)에 각각 접속되어 있는 N 채널 FET M5 및 M6은 차동 트랜지스터쌍을 형성한다. 정전류원용 P 채널 FET M41은 서로 공통으로 접속된 P 채널 FET M1 및 M2의 소스와 고위측 전원 단자(5) 사이에 접속된다.
정전류원용 N 채널 FET M42는 서로 공통으로 접속된 N 채널 FET M5 및 M6의 소스와 저위측 전원 단자(4) 사이에 접속된다. N 채널 FET M3에서, 그의 게이트 및 드레인은 P 채널 FET M1의 드레인에 접속되고 그의 소스는 저위측 전원 단자(4)에 접속된다. N 채널 FET M9에서, 그의 드레인은 N 채널 FET M6의 드레인과 P 채널 FET M7의 드레인의 접속점에 접속되고, 그의 소스는 저위측 전원 단자(4)에 접속된다. N 채널 FET M3 및 M9는 제1 전류 미러 회로를 형성한다. N 채널 FET M4에서, 그의 드레인 및 게이트는 P 채널 FET M2의 드레인에 접속되고 그의 소스는 저위측 전원 단자(4)에 접속된다.
N 채널 FET M10에서, 그의 드레인은 N 채널 FET M5의 드레인과 P 채널 FET M8의 드레인의 접속점에 접속되고, 그의 소스는 저위측 전원 단자(4)에 접속된다.
N 채널 FET M4 및 M10은 제2 전류 미러 회로를 형성한다. P 채널 FET M7 및 M8은 각각 N 채널 FET M6의 드레인과 고위측 전원 단자(5) 사이 및 N 채널 FET M5의 드레인과 고위측 전원 단자(5) 사이에 접속된다.
P 채널 FET M7 및 M8은 능동 부하로서 동작하기 위한 전류 미러 회로를 형성한다.
다음에, 연산 증폭기의 구동단 K2의 구성을 설명한다.
연산 증폭기의 구동단 K2에는, P 채널 FET M20, M21 및 M22, 및 정전류원용 N 채널 FET M43 및 M44가 설치되어 있다.
정전류원용 N 채널 FET M43 및 M44 양쪽의 소스는 저위측 전원 단자(4)에 접속된다. 정전류원용 N 채널 FET M43 및 M44 양쪽은 전류 수용형(current-intake type)이다.
P 채널 FET M20에서, 그의 소스는 고위측 전원 단자(5)에 접속되고, 그의 게이트는 N 채널 FET M5의 드레인과 P 채널 FET M8의 드레인의 접속점에 접속되며, 그의 드레인은 정전류원용 N 채널 FET M43의 드레인에 접속된다. P 채널 FET M21에서, 그의 소스는 고위측 전원 단자(5)에 접속되고, 그의 게이트는 P 채널 FET M20의 드레인에 접속되며, 그의 드레인은 P 채널 FET M22의 게이트에 접속된다. P 채널 FET M22에서, 그의 소스는 고위측 전원 단자(5)에 접속되고, 그의 게이트는 P 채널 FET M20의 드레인과 P 채널 FET M21의 드레인의 접속점에 접속되며, 그의 드레인은 정전류원용 N 채널 FET M44의 드레인에 접속된다. 다음에, 연산 증폭기의 출력단 K3의 구성을 설명한다.
연산 증폭기의 출력단 K3에는, P 채널 FET M23 및 N 채널 FET M24이 설치되어 있다. P 채널 FET M23에서, 그의 소스는 고위측 전원 단자(5)에 접속되고, 그의 게이트는 N 채널 FET M5의 드레인과 P 채널 FET M8의 드레인의 접속점에 접속되며, 그의 드레인은 출력 신호 단자(3)에 접속된다. N 채널 FET M24에서, 그의 소스는 저위측 전원 단자(4)에 접속되고, 그의 게이트는 P 채널 FET M22의 드레인과 정전류원용 N 채널 FET M44의 드레인의 접속점에 접속되며, 그의 드레인은 출력 신호 단자(3)에 접속된다.
다음에, 도 10에 도시된 연산 증폭기가 설명된다. 도 10에 도시된 연산 증폭기는 P 채널 FET M1 및 M2로 구성된 차동 트랜지스터쌍과 N 채널 FET M5 및 M6으로 구성된 차동 트랜지스터쌍을 서로 병렬로 접속하여 이루어진 입력 범위가 넓은 입력단 K1을 갖는다. 연산 증폭기는 신호 입력 단자(1 및 2)에 각각 인가된 신호 전압의 비에 따라 P 채널 FET M23의 게이트 전압을 변화시킨다. 그리고, P 채널 FET M20, M21 및 M22를 통과하는 신호는 N 채널 FET M24의 게이트 전압을 변화시킨다. 출력 신호 단자(3)의 전위는 P 채널 FET M23 및 N 채널 FET M24의 각각의 게이트 전압의 변동량에 따라 빠르게 상승 또는 하강된다.
우선, 신호 입력 단자(1)에 인가된 전압이 신호 입력 단자(2)에 인가된 전압보다 높은 경우가 설명된다.
N 채널 FET M5의 드레인, P 채널 FET M8의 드레인 및 N 채널 FET M10의 드레인의 접속점의 전압, 즉 P 채널 FET M20 및 M23의 게이트 전압이 로우로 된다. 이 때, P 채널 FET M23을 통해 고위측 전원 단자(5)로부터 출력 신호 단자(3)로 흐르는 전류가 커진다. 그리고 이 때, P 채널 FET M20의 드레인과 정전류원용 N 채널 FET M43의 드레인의 접속점의 전압, 즉 P 채널 FET M21 및 M22의 게이트 전압이 하이로 된다. 여기서, P 채널 FET M22의 드레인과 정전류원용 N 채널 FET M44의 드레인의 접속점의 전압, 즉 N 채널 FET M24의 게이트 전압이 로우로 된다.
이 때, N 채널 FET M24를 통해 출력 신호 단자(3)로부터 저위측 전원 단자(4)로 흐르는 전류가 매우 적어진다. 즉, N 채널 FET M24를 통해 흐르는 전류가 셧오프 상태에 있기 때문에, P 채널 FET M23을 통해 고위측 전원 단자(5)로부터 흐르는 전류는 출력 신호 단자(3)로 흐름으로써 출력 신호 단자(3)의 전위를 빠르게 상승시킬 수 있다(충전시).
한편, 신호 입력 단자(1)에 인가된 전압이 신호 입력 단자(2)에 인가된 전압보다 낮은 경우를 설명한다. N 채널 FET M5의 드레인, P 채널 FET M8의 드레인 및 N 채널 FET M10의 드레인의 접속점의 전압, 즉 P 채널 FET M20 및 M23의 게이트 전압이 하이로 된다.
이 때, P 채널 FET M23을 통해 고위측 전원 단자(5)로부터 출력 신호 단자(3)로 흐르는 전류는 매우 작게 된다. 그리고 이와 동시에, P 채널 FET M20의 드레인과 정전류원용 N 채널 FET M43의 드레인의 접속점의 전압, 즉 P 채널 FET M21 및 M22의 게이트 전압은 로우로 된다. 여기서, P 채널 FET M22의 드레인과 정전류원용 N 채널 FET M44의 드레인의 접속점의 전압, 즉 N 채널 FET M24의 게이트 전압은 하이로 된다. 이 때, N 채널 FET M24를 통해 출력 신호 단자(3)로부터 저위측 전원 단자(4)로 흐르는 전류는 커진다. 이 때, N 채널 FET M24를 통해 출력 신호 단자(3)로부터 저위측 전원 단자(4)로 흐르는 전류는 셧오프된다. 즉, N 채널 FET M24를 통해 출력 신호 단자(3)로부터 저위측 전원 단자(4)로 흐르는 전류를 크게 함으로써 출력 신호 단자(3)의 전위를 빠르게 낮출 수 있다(방전시). 또한, 이 연산 증폭기는 고위측 전원 단자(5)로부터 P 채널 FET M23의 드레인과 소스 간의 전압에 의해 낮아진 전위로부터 저위측 전원 단자(4)로부터 N 채널 FET M24의 드레인과 소스 간의 전압에 의해 상승된 전위까지의 범위에 있는 출력 신호 단자(3)의 전위를 출력할 수 있는 출력 범위가 넓은 출력단 K3를 제공할 수 있다.
그리고, 출력 신호 단자(3)의 전위가 낮아지면, P 채널 FET M23의 게이트 전위 및 P 채널 FET M20의 게이트 전위 양쪽이 상승되지만, P 채널 FET M20의 드레인이 정전류원용 N 채널 FET M43에 접속되기 때문에, 방전 전류에 대응하는 관통 전류는 흐르지 않는다. 평형 상태 [출력 신호 단자(3)가 타겟 전위에 도달한 경우의 상태]에서 P 채널 FET M23 및 N 채널 FET M24를 통해 흐르는 아이들링 전류가 P 채널 FET M23 및 정전류원용 N 채널 FET M43에 대한 P 채널 FET M20의 트랜지스터 사이즈의 비에 의해 결정되기 때문에, 임계값의 변동은 아이들링 전류에 영향을 미치지 않는다.
상술한 바와 같이, 도 10의 연산 증폭기는 넓은 입력 범위 및 넓은 출력 범위를 가지며 출력 신호 단자(3)의 전위를 빠르게 상승 또는 하강할 수 있고, 그의 아이들링 전류는 트랜지스터들의 임계값의 절대 변동에 의해 영향을 받지 않으며, 연산 증폭기는 방전시 흐르는 방전 전류에 따른 관통 전류를 억제할 수 있다. 도 10의 구성에 따르면, 지금까지는 입력 신호가 서로 다른 전송 경로를 통과하므로 P 채널 FET M23 및 N 채널 FET M24가 입력 신호의 증폭률 및 전송 지연이 서로 다르다는 문제가 있다.
즉, P 채널 FET M23은 입력단 출력 단자 A1로부터 직접 입력되는 신호를 갖는다. 한편, N 채널 FET M24는 P 채널 FET M20, M21 및 M22를 통해 입력된 입력단 출력 단자 A1의 신호를 갖는다.
따라서, 입력단 출력 단자 A1로부터의 입력 신호의 입력 타이밍에서 P 채널 FET M23과 N 채널 FET M24를 서로 비교할 때, N 채널 FET M24에는 더욱 지연된 신호가 입력된다. 그리고 입력단 출력 단자 A1로부터의 입력 신호의 증폭률로 P 채널 FET M23과 N 채널 FET M24를 서로 비교할 때, N 채널 FET M24에는 신호가 P 채널 FET M20, M21 및 M22를 통해 입력됨에 따른 P 채널 FET M23에 입력된 신호보다 더욱 많이 증폭된 신호가 입력된다.
특히 방전시에는, N 채널 FET M24로의 입력 신호가 입력 타이밍에서 더욱 지연되고 P 채널 FET M23에 입력된 신호보다 더욱 많이 증폭되기 때문에, N 채널 FET M24를 셧오프 상태로부터 해제하는 시간이 지연되고, 지연 기간 동안 N 채널 FET M24를 통해 전류가 흐르지 않고, 따라서 오버슈트 현상이 발생되기 쉬운 문제가 있다.
출력 신호 단자(3)로 출력된 파형의 오버슈트 또는 언더슈트 현상은 입력된 신호들 간의 지연 시간 및 증폭률의 차이에 의해 생길 때도 있다.
예를 들어 LCD 구동기로서 상술한 바와 같이 연산 증폭기를 이용하는 경우, LCD의 화소 수에 대응하는 다수의 연산 증폭기가 필요하다. 이 경우, LCD 스크린은 각각의 연산 증폭기가 오버슈트 또는 언더슈트의 발생 또는 크기가 서로 다른 것에 따라 표시 품질이 불규칙하게 된다.
본 발명의 목적은, 오버슈트나 언더슈트의 발생을 억제하여 최소하고 안정한 동작을 수행할 수 있는 연산 증폭기를 제공하는 것이다.
본 발명의 연산 증폭기는, 입력 신호 Si에 응답하여 출력 신호 So를 출력하기 위한 출력단(K2, K3)을 포함하는 연산 증폭기에 있어서, 상기 출력단(K2, K3)은 상기 입력 신호 Si에 기초하여 발생된 다수의 특정한 신호 S1 및 S2 각각에 응답하여 각각 푸시-풀 동작을 행하고, 상기 푸시-풀 동작의 결과로서 상기 출력 신호 So를 발생하는 다수의 출력단 트랜지스터 M65 및 M66을 가지며, 상기 다수의 특정한 신호 S1 및 S2는 이 신호들이 상기 다수의 출력단 트랜지스터 M65 및 M66으로 각각 입력될 때 까지의 지연 시간이 실질적으로 서로 동일한 신호로서 발생되는 연산 증폭기이다.
본 발명의 상기 연산 증폭기에서는, 상기 다수의 특정한 신호 S1 및 S2는 제1의 특정한 신호 S1 및 제2의 특정한 신호 S2를 포함하고, 상기 제1 및 제2의 특정한 신호 S1 및 S2 각각은 하나의 단, 또는 2개의 단 또는 그 이상의 단의 생성 트랜지스터 M61, M62, M63 및 M64에 의해서 발생되며, 상기 제1의 특정한 신호 S1을 발생시키기 위한 상기 생성 트랜지스터 M61, M62 및 M64의 단계의 수와 상기 제2의 특정한 신호 S2를 발생시키기 위한 상기 생성 트랜지스터 M61, M62 및 M63의 단계의 수는 서로 동일하다.
본 발명의 연산 증폭기는, 입력단 K1과, 상기 입력단 K1으로부터 출력된 입력단 출력 신호 Si에 응답하여 출력 신호 So를 출력하기 위한 출력단 K2, K3를 포함하고, 상기 출력단 K2, K3은 상기 입력단 출력 신호 Si에 기초하여 발생된 다수의 특정한 신호 S1 및 S2에 응답하여 각각 푸시-풀 동작을 행하고, 상기 푸시-풀 동작의 결과로서 상기 출력 신호 So를 발생시키는 다수의 출력단 트랜지스터 M65 및 M66를 가지며, 상기 다수의 특정한 신호 S1 및 S2는 이 신호들이 상기 다수의 출력단 트랜지스터 M65 및 M66로 각각 입력될 때 까지의 지연 시간이 실질적으로 서로 동일한 신호로서 발생된다.
본 발명의 연산 증폭기는, 제어 전극이 제1 및 제2 입력 단자(1 및 2)에 각각 접속되는 서로 역 도전형인 제1 및 제2 차동 트랜지스터 쌍 (M51, M52, 및 M55, M56),
상기 제1 및 제2 차동 트랜지스터 쌍 (M51, M52, 및 M55, M56)에 각각 접속되는 제1 및 제2 정전류원(M91 및 M92)
상기 제1 차동 트랜지스터 쌍(M51, M52)의 하나의 출력 단자 M51a와 제1 전원 단자(4) 사이 그리고 상기 제2 차동 트랜지스터 쌍 M55, M56의 하나의 출력 단자 M56a와 상기 제1 전원 단자(4) 사이에 접속된 제1 전류 미러 회로 M53, M59,
상기 제2 차동 트랜지스터 쌍 M55, M56의 다른 출력 단자 M52a와 상기 제1 전원 단자 사이(4) 그리고 상기 제2 차동 트랜지스터 쌍 M55, M56의 다른 출력 단자 M55a와 상기 제1 전원 단자(4) 사이에 접속된 제2 전류 미러 회로 M54, M60,
상기 제2 차동 트랜지스터 쌍 M55, M56와 상기 제2 전원 단자(5) 사이에 접속된 부하 회로 M57, M58,
제어 전극이 상기 제2 차동 트랜지스터 쌍 M55, M56의 상기 다른 출력 단자 M55a와 상기 부하 회로 M57, M58의 접속점 Pa에 접속되고, 상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에 접속된 제1 트랜지스터 M61,
상기 제1 전원 단자(4)와 상기 제2 전원 단자(5)의 사이에서 상기 제1 트랜지스터 M61과 직렬로 접속된 제3 정전류원 M67,
제어 전극이 상기 제1 트랜지스터 M61과 상기 제3 정전류원 M67의 접속점 Pb에 접속되고, 상기 제1 트랜지스터 M61 및 상기 제3 정전류원 M67의 접속점 Pb와 상기 제2 전원 단자(5) 사이에 접속된 제2 트랜지스터 M62,
제어 전극이 상기 제1 트랜지스터 M61 및 상기 제3 정전류원 M67의 접속점 Pb에 접속되고, 상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에 접속된 제3 트랜지스터 M63,
상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에서 상기 제3 트랜지스터 M63와 직렬로 접속된 제4 정전류원 M68,
제어 전극이 상기 제1 트랜지스터 M61과 상기 제3 정전류원 M67에 접속되고, 상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에 접속된 제4 트랜지스터 M64, 및
상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이의 상기 제4 트랜지스터 M64와, 상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에 서로 직렬로 접속되고, 제어 전극이 상기 제4 트랜지스터 M64 및 상기 제5 정전류원 M69의 접속점 Pc 및 상기 제3 트랜지스터 M63 및 상기 제4 정전류원 M68의 접속점 Pd에 각각 접속된 제1 및 제2 출력 트랜지스터 M65 및 M66와 직렬로 접속된 제5 정전류원 M69을 포함하며, 상기 제1 및 제2 출력 트랜지스터 M65 및 M66의 접속점 Pe는 출력 단자(3)에 접속되어 있다.
본 발명의 연산 증폭기는, 제어 전극이 제1 및 제2 입력 단자(1 및 2)에 각각 접속된 서로 역 도전형의 제1 및 제2 차동 트랜지스터 쌍 M51, M52, M55, M56,
상기 제1 및 제2 차동 트랜지스터 쌍 M51, M52, M55, M56에 각각 접속된 제1 및 제2 정전류원 M91 및 M92,
상기 제1 차동 트랜지스터 쌍 M51, M52의 하나의 출력 단자 M51a와 제1 전원 단자(4) 사이 및 상기 제2 차동 트랜지스터 쌍 M55, M56의 하나의 출력 단자 M56a와 상기 제1 전원 단자(4) 사이에 접속된 제1 전류 미러 회로 M53, M59,
상기 제2 차동 트랜지스터 쌍 M55, M56의 다른 출력 단자 M52a와 상기 제1 전원 단자(4) 사이 그리고 상기 제2 차동 트랜지스터 쌍 M55, M56의 다른 출력 단자 M55a와 상기 제1 전원 단자(4) 사이에 접속된 제2 전류 미러 회로 M54, M60,
상기 제2 차동 트랜지스터 쌍 M55, M56와 상기 제2 전원 단자(5) 사이에 접속된 부하 회로 M57, M58,
제어 전극이 상기 제2 차동 트랜지스터 쌍 M55, M56의 상기 다른 출력 단자 M55a와 상기 부하 회로 M57, M58의 접속점 Pa에 접속되고, 상기 제1 전극이 상기 제2 전원 단자(5)에 접속된 제1 트랜지스터 M101,
입력 단자 Pg가 상기 제1 트랜지스터 M101의 제2 전극에 접속된 제3 전류 미러 회로 M102, M103,
상기 제3 전류 미러 회로 M102, M103의 출력 단자 Ph와 상기 제2 전원 단자(5)의 사이에 접속된 제3 정전류원 M107,
제어 전극이 상기 제3 전류 미러 회로 M102, M103의 입력 단자 Pg에 접속되고, 상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에 접속된 제2 트랜지스터 M104,
상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에서 상기 제2 트랜지스터 M104에 직렬로 접속된 제4 정전류원 M106, 및
상기 제1 전원 단자(4)와 상기 제2 전원 단자(5) 사이에서 서로 직렬로 접속되고, 제어 전극이 상기 제4 정전류원 M106 및 상기 제2 트랜지스터 M104의 접속점 Pj 및 상기 제3 전류 미러 회로 M102, M103의 출력 단자 Ph에 각각 접속된 제1 및 제2 출력 트랜지스터 M65, M66를 포함하며,
상기 제1 및 제2 출력 트랜지스터 M65, M66의 접속점 Pk는 상기 출력 단자(3)에 접속된다.
도 1은 본 발명의 제1 실시예에 따른 연산 증폭기의 회로 구성도.
도 2는 본 발명의 제2 실시예에 따른 연산 증폭기의 회로 구성도.
도 3은 본 발명의 제3 실시예에 따른 연산 증폭기의 회로 구성도.
도 4는 본 발명의 제4 실시예에 따른 연산 증폭기의 회로 구성도.
도 5는 본 발명의 제5 실시예에 따른 연산 증폭기의 회로 구성도.
도 6은 본 발명의 제6 실시예에 따른 연산 증폭기의 회로 구성도.
도 7은 본 발명의 제7 실시예에 따른 연산 증폭기의 회로 구성도.
도 8은 본 발명의 제8 실시예에 따른 연산 증폭기의 회로 구성도.
도 9는 본 발명의 제9 실시예에 따른 연산 증폭기의 회로 구성도.
도 10은 종래 기술에 따른 연산 증폭기의 회로 구성도.
도 11은 본 발명의 제1 실시예에 따른 연산 증폭기 및 종래 기술의 연산 증폭기 각각의 출력 파형을 도시한 그래프도.
도 12는 도 11의 일부의 확대도로서, 언더슈트가 종래의 연산 증폭기에서는 검출되지만 제1 실시예의 연산 증폭기에서는 검출되지 않는 것을 도시하는 도면.
도 13은 도 11의 일부의 확대도로서, 언더슈트가 종래의 연산 증폭기 및 제1 실시예의 연산 증폭기에서 검출되지 않는 것을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 신호 입력 단자
3 : 출력 신호 단자
4 : 저위측 전원 단자
5 : 고위측 전원 단자
A1 : 입력단 출력 단자
A3, A4 : 입력단 바이어스 입력 단자
A5 : 구동단 바이어스 입력 단자
K1 : 입력단
K2 : 구동단
K3 : 출력단
M1, M2, M7, M8 : P 채널 FET
M3, M4, M5, M6 : N 채널 FET
본 발명의 상기 및 그 외의 목적들, 특성들 및 장점들은 첨부된 도면 및 본 발명에 대한 이하의 상세한 설명으로부터 보다 명확하게 될 것이다.
본 발명의 연산 증폭기의 일 실시예를 첨부된 도면을 참조하여 이하 설명한다. 제1 내지 제9 실시예에 따른 연산 증폭기의 목적은 도 11 내지 13에 도시된 바와 같은 언더슈트 또는 오버슈트 현상을 최소한으로 억제하는 것이다. 도 11 내지 13에서, 실선으로 도시된 파형들은 본 발명의 실시예들에 해당하며, 파선으로 도시된 파형들은 도 10에 도시된 종래 기술에 해당한다. 도 11 및 12에 도시된 예는, 언더슈트 US가 종래 기술의 연산 증폭기에서는 검출되지만 본 실시예들에서는 검출되지 않는다는 것을 나타낸다. 도 13에 도시된 일례에서는, 오버슈트 OS가 종래 기술의 연산 증폭기 및 본 실시예들의 연산 증폭기 중 어느 것에도 검출되지 않는다.
도 1은 제1 실시예에 따른 연산 증폭기의 회로도를 도시한다. 제1 실시예에 따른 연산 증폭기는 입력단 K1, 구동단 K2, 및 출력단 K3를 포함한다.
먼저, 연산 증폭기의 입력단 K1의 구성을 설명한다. 연산 증폭기의 입력단 K1에는 P 채널 FET (전계 효과 트랜지스터) M51 및 M52, N 채널 FET M55 및 M56, 정전류원용 P 채널 FET M91, 정전류원용 N 채널 FET M92, N 채널 FET M53 및 M59, N 채널 FET M54 및 M60, 및 P 채널 FET M57 및 M58이 제공된다.
P 채널 FET M51 및 M52는 차동 트랜지스터 쌍을 형성하는데, 이 트랜지스터들의 소스들은 공통적으로 서로에 접속되고, 그 게이트들은 신호 입력 단자(1 및 2)에 각각 접속된다.
N 채널 FET M55 및 M56은 차동 트랜지스터 쌍을 형성하는데, 이 트랜지스터들의 소스들은 공통적으로 서로에 접속되고, 그 게이트들은 신호 입력 단자(1 및 2)에 각각 접속된다.
정전류원용 P 채널 FET M91은, 공통적으로 서로에 접속된 P 채널 FET M51 및 M52의 소스들 및 고위측 전원 단자(5) 사이에 접속된다.
정전류원용 N 채널 FET M92는, 공통적으로 서로에 접속된 N 채널 FET M55 및 M56의 소스들과 저위측 전원 단자(4) 사이에 접속된다. 정전류원용 P 채널 FET M91 및 정전류원용 N 채널 FET M92에 있어서, 이들의 게이트들은 각각 입력단 바이어스 입력 단자 A3 및 A4에 접속된다. N 채널 FET M53에 있어서, 그 게이트 및 드레인은 P 채널 FET M51의 드레인에 접속되고, 그 소스는 저위측 전원 단자(4)에 접속된다. N 채널 FET M59에 있어서, 그 드레인은 N 채널 FET M56의 드레인과 P 채널 FET M57의 접속점에 접속되고, 그 소스는 저위측 전원 단자(4)에 접속된다.
N 채널 FET M53 및 M59는 제1 전류 미러 회로를 형성한다. N 채널 FET M54에 있어서, 그 드레인 및 게이트는 P 채널 FET M52의 드레인에 접속되고, 그 소스는 저위측 단자(4)에 접속된다. N 채널 FET M60에 있어서, 그 드레인은 N 채널 FET M55의 드레인과 P 채널 FET M58의 드레인의 접속점에 접속되고, 그 소스는 저위측 전원 단자(4)에 접속된다. N 채널 FET M54 및 M60은 제2 전류 미러 회로를 형성한다.
P 채널 FET M57 및 M58은, N 채널 FET M56의 드레인과 고위측 전원 단자(5) 사이, 및 N 채널 FET M55의 드레인과 고위측 전원 단자(5) 사이에 각각 접속된다.
P 채널 FET M57 및 M58은 활성 부하(active load)의 역할을 하도록 전원 미러 회로를 형성한다.
다음으로, 연산 증폭기의 구동단 K2의 구성을 설명한다.
증폭기의 구동단 K2는 P 채널 FET M61, M62, M63, 및 M64와 정전류원용 N 채널 FET M67, M68, 및 M69가 제공된다.
정전류원용 N 채널 FET들 M67, M68, 및 M69 각각은 저위측 전원 단자(4)에 접속된 소스를 갖고, 구동단 바이어스 입력 단자(A5)에 접속된 게이트를 갖는다. 정전류원용 N 채널 FET들 M67, M68, 및 M69 각각은 전류 수용형(current-intake type)이다.
P 채널 FET M61의 게이트는 P 채널 FET M58의 드레인과 N 채널 FET M55의 드레인의 접속점에서 접속된다.
P 채널 FET M61 및 M62의 소스 둘 다 고위측 전원 단자(5)에 접속되고, 그 드레인들은 공통적으로 서로 접속된다. 이러한 드레인들의 공통 접속점은 P 채널 FET M62의 게이트에 접속되고, 정전류원용 P 채널 FET M67의 드레인에 접속된다. P 채널 FET M63 및 M64는 고위측 전원 단자(5)에 접속된 소스, 및 P 채널 FET M61 및 M62의 드레인의 상기 공통 접속점에 접속된 게이트를 갖는다. P 채널 FET M63의 드레인은 정전류원용 N 채널 FET M68의 드레인에 접속된다.
P 채널 FET M64의 드레인은 정전류원용 N 채널 FET M69의 드레인에 접속된다.
다음으로, 연산 증폭기의 출력단 K3의 구성을 설명한다.
연산 증폭기의 출력단 K3는, P 채널 FET M65, N 채널 FET M66, 및 정전류원용 N 채널 FET M70을 구비한다. P 채널 FET M65에 있어서, 그 소스는 고위측 전원 단자(5)에 접속되고, 그 게이트는 P 채널 FET M64의 드레인에 접속되며, 그 드레인은 출력 신호 단자(3)에 접속된다.
N 채널 FET M66에 있어서, 그 소스는 저위측 전원 단자(4)에 접속되고, 그 게이트는 P 채널 FET M63의 드레인과 정전류원용 N 채널 FET M68의 드레인의 접속점에 접속되며, 그 드레인은 출력 신호 단자(3)에 접속된다.
정전류원용 N 채널 FET M70에 있어서, 그 소스는 저위측 전원 단자(4)에 접속되고, 그 게이트는 상기 구동단 바이어스 입력 단자 A5에 접속되며, 그 드레인은 출력 신호 단자(3)에 접속된다.
다음으로, 도 1에 도시된 연산 증폭기의 동작을 설명한다.
도 1에 도시된 연산 증폭기는, P 채널 FET M51 및 M52로 구성된 차동 트렌지스터쌍 및 N 채널 FET M55 및 M56로 구성된 차동 트렌지스터쌍을 서로 병렬로 접속함으로써, 넓은 입력 범위의 입력단 K1을 갖는다.
연산 증폭기는 신호 입력 단자(1 및 2)에 각각 인가된 신호 전압비에 따라 P 채널 FET M65의 게이트 전압 및 N 채널 FET M66의 게이트 전압을 변경시킨다. 출력 신호 단자(3)의 전위는 P 채널 FET M65 및 N 채널 FET M66의 각각의 게이트 전압의 편차량에 따라 급속히 상승하거나 감소된다. 먼저, 신호 입력 단자(1)에 인가된 전압이 신호 입력 단자(2)에 인가된 전압보다 높은 경우를 설명한다.
N 채널 FET M55의 드레인, P 채널 FET M58의 드레인, 및 N 채널 FET M60의 드레인의 접속점의 전압 즉, P 채널 FET M61의 게이트 전압은 저하된다.
이 때, P 채널 FET M62 및 M64의 게이트 전압을 상승하고, P 채널 FET M65의 게이트 전압은 저하된다. 이 때문에, 고위측 전원 단자(5)로부터 P 채널 FET M65를 통해 출력 신호 단자(3)로 흐르는 전류는 증가하게 된다.
그리고 이 때, N 채널 FET M66의 게이트 전압은 저하된다. 이 때문에, 출력 신호 단자(3)로부터 N 채널 FET M66을 통해 저위측 전원 단자(4)로 흐르는 전류가 단락 상태에 있으므로, 고위측 전원 단자(5)로부터 P 채널 FET M65를 통해 흐르는 전류를 출력 신호 단자(3)로 흐르게 함으로써 (충전하는 경우), 출력 신호 단자(3)의 전위를 급속히 상승시킬 수 있다.
한편, 신호 입력 단자(1)에 인가된 전압이 신호 입력 단자(2)에 인가된 전압보다 낮은 경우를 설명한다. N 채널 FET M55의 드레인, P 채널 FET M58의 드레인, 및 N 채널 FET M60의 드레인의 접속점의 전압 즉, P 채널 FET M61의 게이트 전압은 상승하게 된다. 이 때, P 채널 FET M62 및 M64의 게이트 전압은 저하되고, P 채널 FET M65의 게이트 전압은 상승하게 된다. 이 때문에, 고위측 전원 단자(5)로부터 P 채널 FET M65를 통해 출력 신호 단자(3)로 흐르는 전류는 매우 적게 된다.
그리고 이 때, N 채널 FET M66의 게이트 전압은 상승하게 된다. 이 때문에, 출력 신호 단자(3)로부터 N 채널 FET M66을 통해 저위측 전원 단자(4)로 흐르는 전류는 증가하게 된다. 이 때, 고위측 전원 단자(5)로부터 P 채널 FET M65를 통해 출력 신호 단자(3)로 흐르는 전류는 단락된다. 다시 말하면, 많은 전류를 출력 신호 단자(3)로부터 N 채널 FET M66을 통해 저위측 전원 단자(4)로 흐르게 함으로써 (방전하는 경우), 출력 신호 단자(3)의 전위를 급속하게 감소시킬 수 있다.
더욱이, 이러한 연산 증폭기는, 고위측 전원 단자(5)로부터의 P 채널 FET M65의 드레인과 소스 사이의 전압에 의해 저하된 전위로부터, 저위측 전원 단자(4)로부터의 N 채널 FET M66의 드레인과 소스 사이의 전압에 의해 상승된 전위까지의 범위에 있는 출력 신호 단자(3)의 전위를 출력시킬 수있는 넓은 출력 범위의 출력단 K3를 제공할 수 있다.
그리고, 출력 신호 단자(3)의 전위가 감소된 경우, P 채널 FET M65의 게이트 전위 및 P 채널 FET M63 및 M64의 게이트 전위는 동시에 상승하지만, P 채널 FET M63 및 M64의 드레인은 각각 정전류원용 N 채널 FET M68 및 M69에 접속되어 있으므로, 방전 전류에 대응하는 관통(through) 전류는 흐르지 않는다.
더욱이, 본 실시예에서, 출력단 K3의 P 채널 FET M65 및 N 채널 FET M66의 경우, 구동단 K2측의 트랜지스터단들은 서로 그 수가 동일하다. 다시 말하면, P 채널 FET M61의 게이트에 입력된 신호 (입력 신호 Si)는 P 채널 FET M63의 게이트 및 P 채널 FET M64의 게이트에 입력되는데, 여기서 상기 입력 신호는 P 채널 FET M62에 의해 단전된 상태이다. 여기서, P 채널 FET M63 및 M64의 게이트 각각에 입력된 신호는 단일 신호이다 (하기, 신호 Sa로 칭함).
신호 Sa는 P 채널 FET M64를 통해 P 채널 FET M65의 게이트에 입력된다 (이 입력된 신호를 제1의 특정한 신호 S1로 함). 그리고, 신호 Sa는 P 채널 FET M63을 통해 N 채널 FET M66의 게이트에 입력된다 (이 입력된 신호를 제2의 특정한 신호 S2로 함). 따라서, 구동단 K2측의 트랜지스터단의 수는 하나이고, P 채널 FET M65 및 N 채널 FET M66에 나타난 경우 중 하나와 동일하다.
상기한 바로 인하여, 도 10의 종래 기술에서 설명된 바와 같은 신호 입력 타이밍의 지연과 증폭 계수의 차에 관한 문제를 해결할 수 있다. 따라서, 도 1에 나타난 회로 구성을 채택함으로써, 본 발명의 복수개의 연산증폭기를 사용하는 경우에 언더슈트(undershoot) 또는 오버슈트(overshoot)의 발생을 최소한으로 억제할 수 있고 언더슈트 또는 오버슈트의 변화의 발생을 억제할 수 있다. 이에 관련하여, (출력 신호 단자(3)의 전위가 타겟 전위에 도달하는 경우) 밸런스된 상태로 P 채널 FET M65와 N 채널 FET M66을 관통하는 아이들 전류가 기술된다.
P 채널 FET M65와 N 채널 FET M66은 정전류원용 N 채널 FET M67 내지 M69와 같은 정전류원을 갖지 않는다. 따라서, 어떻게 아이들 전류를 결정하고 양호한 푸시-풀 동작을 구할지가 문제이다.
이 경우, 구체적으로, 정전류원용 N 채널 FET M67 내지 M70을 관통하는 전류값이 각각 30㎂, 10㎂, 10㎂ 및 10㎂로 설정된다고 가정된다. P 채널 FET M62의 크기의 비율이 "1:1:2"라고 가정된다.
밸런스된 상태에서, P 채널 FET M62의 게이트와 드레인간의 전압과 P 채널 FET M63와 M64의 게이트 전위는 정전류원용 N 채널 FET M69를 관통하는 전류값과 P 채널 FET M64의 트랜지스터 크기에 의해 결정된다. 이러한 것들은 다음에 상세히 기술된다. 정전류원용 P 채널 FET M69를 관통하는 전류가 10㎂이기 때문에, P 채널 FET M64를 관통하는 전류도 10㎂이다. P 채널 FET M64의 게이트와 소스간의 전압 Vgs는 정전류원용 N 채널 FET M69를 관통하는 전류를 10㎂로 제한하는 전압에 따라 결정된다.
P 채널 FET M64의 게이트와 P 채널 FET M63의 게이트가 서로 접속되기 때문에, P 채널 FET M63의 게이트와 소스간의 전압은 P 채널 FET M64의 게이트와 소스간의 전압 Vgs와 동일하게 된다.
P 채널 FET M62의 게이트도 P 채널 FET M64와 P 채널 FET M63의 게이트에 접속되기 때문에, P 채널 FET M62의 게이트와 드레인간의 전압 또한 P 채널 FET M64의 게이트와 소스간의 전압 Vgs와 동일하게 된다. 이와 관련하여, P 채널 FET M62 내지 M64의 트랜지스터 크기의 비율이 전술된 바와 같이 결정되기 때문에, 밸런스된 상태로 P 채널 FET M61 내지 M64를 관통하는 전류값은 각기 다음과 같다.
P 채널 FET M61 = 25㎂,
P 채널 FET M62 = 5㎂,
P 채널 FET M63 = 5㎂, 및
P 채널 FET M64 = 10㎂.
여기서, P 채널 FET M63과 P 채널 FET M64의 트랜지스터의 비율은 "1:2"이기 때문에, 단지 5㎂의 전류가 P 채널 FET M63을 관통한다. 정전류원용 N 채널 FET M68은 10㎂의 전류가 흐르게 하기 위한 전류원이지만, P 채널 FET M63에서 정전류원용 N 채널 FET M68로 공급되는 전류는 5㎂이다.
따라서, 정전류원용 N 채널 FET M68은 포화 영역을 벗어난 영역에서 동작하고, 정전류원용 N 채널 FET M68의 드레인과 소스간의 전압 Vds가 포화 영역을 벗어나 있고 5㎂에 해당하는 값으로 낮아진다. 정전류원용 N 채널 FET M68의 드레인과 소스의 전압 Vds가 전술된 바와 같이 낮아졌을 때, 정전류원용 N 채널 FET M68의 드레인에 접속된 N 채널 FET M66의 게이트 전압이 더 낮아진다. 이 때문에, N 채널 FET M65는 저항이 높아지게 되고 매우 작은 전류만이 흐를 수 있는 오프 상태로 된다.
전술된 바와 같이, 정전류원용 N 채널 FET M68이 포화 영역을 벗어나 있고 N 채널 FET M66은 매우 작은 전류만이 흐를 수 있는 상태에 있게 된다. 이 때문에, 출력단 K3의 아이들 전류는 정전류원용 N 채널 FET M70에 의해 결정된다. 이제, 정전류원용 N 채널 FET M70에 10㎂의 전류가 흐르게 함에 따라, 아이들 전류는 10㎂가 된다. 다음으로, 정전류원용 N 채널 FET M70의 기능이 기술된다. 정전류원 용 N 채널 FET M68이 포화 영역으로부터 벗어나고 N 채널 FET M66이 전술된 바와 같이 저항이 높게 된 후, 출력 신호 단자(3)이 충전되고 이 충전 프로세스가 종료되고 이 충전된 커패시턴스 소자가 포화 상태로 되는 경우가 고려된다. 이 경우, 정전류원용 N 채널 FET M70이 없는 경우, P 채널 FET M65의 게이트 전위는 상승한다.
P 채널 FET M65의 게이트 전위가 고정된 값으로 상승하거나 그 이상 상승하는 경우, P 채널 FET M65는 매우 작은 전류만이 흐르는 하이 임피던스 상태로 된다. 이 때, N 채널 FET M66은 이미 하이 임피던스 상태에 놓여져 있기 때문에, 본 실시예의 연산 증폭기에 전압 플로워(voltage follower)를 제공하고 이를 사용하는 것이 가능하게 되어 피드백 동작을 수행하게 된다고 사료된다.
즉, 출력단 K3의 P 채널 FET M65와 N 채널 FET M66 둘다 충전 프로세스가 종료될 때 전류가 거의 흐르지 않는 오프 상태가 된다면, 피드백 동작은 수행될 수 없기 때문에, 출력단 K3의 구동점을 결정하고 회로를 안정되게 구동하게 할 필요가 있다.
정전류원용 N 채널 FET M70을 제공함으로써, P 채널 FET M65를 관통하는 전류가 흐르는 경로는 출력 신호 단자(3)의 충전이 종료된 후 안정화된다. 이 때문에, P 채널 FET M65의 게이트 전위가 상승하는 것이 방지되고 P 채널 FET M65가 하이 임피던스 상태(오프 상태)로 되는 것을 방지할 수 있게 된다. 아이들 전류가 흐르는 경로가 언더슈트 또는 오버슈트가 발생하는 종래 기술의 회로 구성과 같은 회로 구성에 존재하지 않게 되는 상태가 없었기 때문에, 전술된 바와 같은 기능을 갖는 정전류원용 N 채널 FET M70이 필요치 않게 되었다. 본 실시예에서, 출력단 K3의 P 채널 FET M65와 N 채널 FET M66 전에 각기 제공된 트랜지스터 단들이 서로 수적으로 동일하고 전술된 바와 같은 트랜지스터 크기의 비율은 이들 트랜지스터들 중에서 설정되기 때문에, 아이들 전류가 흐르는 경로를 안정화시킬 필요가 있게 된다(정전류원용 N 채널 FET M70). 다음으로, 본 실시예의 충전 동작과 방전 동작이 기술된다.
밸런스 상태에서 P 채널 FET들 M61 내지 M64을 각기 흐르는 전류는 전술된 바와 같은 방식으로 다음과 같다.
P 채널 FET M61 = 25㎂,
P 채널 FET M62 = 5㎂,
P 채널 FET M63 = 5㎂, 및
P 채널 FET M64 = 10㎂.
우선, 방전 동작이 기술된다. 방전시, 입력단 K1으로부터 구동단 K2로 입력된 입력단 출력 단자 A1의 전위는 밸런스 상태에서의 전위보다 높게 상승한다. 바꾸어 말하자면, P 채널 FET M61을 관통하는 25㎂의 전류의 대부분은 P 채널 FET M62측으로 흐르게 된다.
""P 채널 FET M62" : "P 채널 FET M63" : "P 채널 FET M64""의 트랜지스터 크기 비율은 "1:1:2"이다.
따라서, P 채널 FET M63의 게이트 전위가 게이트 전위로 낮아져셔 10㎂ 이상의 전류가 P 채널 FET M63을 관통하게 한다. P 채널 FET M64의 게이트 전위가 게이트 전위로 낮아져셔 10㎂ 이상의 전류가 P 채널 FET M64를 관통하게 한다.
그러나, 정전류원용 N 채널 FET M68과 정전류원용 N 채널 FET M69는 각기 10㎂의 정전류원이기 때문에, P 채널 FET M65와 N 채널 FET M66의 각 게이트 전위는 최종적으로 밸런스 상태에서의 전위보다 높게 상승한다. 전술된 동작을 통하여, P 채널 FET M65는 오프 상태(하이 임피던스 상태)로 되고, N 채널 FET M66은 온 상태(더 많은 전류가 흐르는 상태)가 되며, 출력 신호 단자(3)로부터 저위측 전원 단자(4)로의 방전 동작이 개시된다.
다음으로, 충전 동작이 기술된다. 충전시, 입력단 K1으로부터 구동단 K2로 입력된 입력단 출력 단자 A1의 전위는 보통 전위보다 더 낮아진다. 바꾸어 말하자면, 거의 30㎂의 전류는 P 채널 FET M61을 관통한다. 따라서, P 채널 FET들 M63과 M64를 각기 관통하는 전류는 거의 0㎂가 된다.
그러나, 정전류원용 N 채널 FET M68과 M69가 10㎂의 정전류원이기 때문에, P 채널 FET M65와 N 채널 FET M66의 각 게이트 전극의 전위는 밸런스 상태에서의 전위보다 낮아지게 된다. 전술된 동작을 통하여, P 채널 FET M65는 온 상태로 되고 N 채널 FET M66은 오프 상태로 되며, 충전 동작이 개시된다. 도 2는 본 발명의 제2 실시예에 따른 연산 증폭기의 구성을 나타내는 회로도이다.
도 2에서, 제1 실시예의 구성을 나타내는 도 1의 소자들와 동일한 소자 또는 대응하는 소자는 도 1의 부호와 동일한 참조 부호가 부여되고 이들에 대한 상세 설명은 생략된다. 제2 실시예는 저위측 전원 단자(4)에 접속된 정전류원용 N 채널 FET M70은 고위측 전원 단자(5)측에 접속된 정전류원용 P 채널 FET M70a로 대체된다는 점에서 제1 실시예와는 상이하다. 전술된 바와 같이, 제1 실시예의 정전류원 용 N 채널 FET M70은, N 채널 FET M66과 정전류원용 N 채널 FET M68 둘다 오프 상태로 될 때 P 채널 FET M65가 오프 상태로 되는 것을 방지한다. 한편, 제2 실시예의 정전류원용 P 채널 FET M70a는 P 채널 FET M64와 P 채널 FET M65가 오프 상태로 될 때 오프 상태로 되는 것을 방지한다.
본 실시예의 연산 증폭기는 정전류원용 P 채널 FET M70a의 위치가 변화되는 것을 제외하고는 제1 실시예의 것과 실질적으로 동일하다. 따라서, 그러한 동작의 설명은 생략된다.
도 3은 본 발명의 제3 실시예에 따른 연산 증폭기의 구성을 나타내는 회로도이다. 도 3에서, 제1 실시예의 구성을 나타내는 도 1의 소자들과 동일한 소자 또는 대응 소자들에는 도 1의 부호와 동일한 참조 부호가 부여되고 이들에 대한 상세 설명은 생략된다. 제3 실시예는 제1 실시예의 저위측 전원 단자(4)측과 고위측 전원 단자(5)측이 서로 반전된다는 점에서 제1 실시예와는 상이하다. 부연하자면, P 채널 FET M51, M52, M57, M58, M61, M62, M63, M64, M65은 N 채널 FET M51b, M42b, M57b, M58b, M61b, M62b, M63b, M64b, M65b로 대체되고, N 채널 FET M53, M54, M55, M56, M59, M60, M66, M67, M68, M69, M70은 P 채널 FET M53b, M54b, M55b, M56b, M59b, M60b, M66b, M67b, M68b, M69b, M70b로 대체된다. 본 실시예의 연산 증폭기는 그 회로가 극성이 반전된다는 것을 제외하고 제1 실시예의 것과 실질적으로 동일하다. 따라서, 동작 설명은 생략된다. 도 4는 본 발명의 제4 실시예에 따른 연산 증폭기의 구성을 나타내는 회로도이다. 도 4에서, 제3 실시예의 구성을 나타내는 도 3의 소자들과 동일한 소자들 또는 그에 대응하는 소자들에는 도 3의 부호와 동일한 참조 부호가 부여되고 이들에 대한 상세 설명은 생략된다. 제4 실시예는 제3 실시예의 고위측 전원 단자(5)측에 접속된 정전류원용 P 채널 FET M70b가 저위측 전원 단자(4)측에 접속된 정전류원용 N 채널 FET M70c로 대체된다는 점에서 제3 실시예와는 다르다. 본 실시예의 연산 증폭기는 제2 실시예의 것과 실질적으로 동일하다. 따라서, 동작에 대한 설명은 생략된다.
도 5는 본 발명의 제5 실시예에 따른 연산 증폭기의 구성을 나타내는 회로도이다. 도 5에서, 제1 실시예의 구성을 나타내는 도 1의 소자들과 동일한 소자들 또는 대응 소자들에는 도 1의 부호와 동일한 참조 부호가 부여되고 이들에 대한 상세 설명은 생략된다. 제5 실시예에서, P 채널 FET M101은 입력단 K1의 차동 트랜지스터 커플로부터 출력 신호를 반전시키기 위한 반전 트랜지스터로서 기능하고, 전류 미러 회로를 형성하는 N 채널 FET 102와 N 채널 FET M103은 재차 반전되고 N 채널 FET M101에 의해 반전된 신호를 출력한다. 이와 관련하여, 구체적으로, 각기 정전류원용 P 채널 FET M106 및 M107과 정전류원용 N 채널 FET M70을 관통하는 전류가 10㎂가 된다고 가정된다. 그리고 N 채널 FET M102, M103, M104의 트랜지스터 크기의 비율은 ":2:1"이라고 가정된다. 밸런스 상태에서, N 채널 FET M104, M103, M102의 게이트와 소스 간의 전압 Vgs는 N 채널 FET M104의 트랜지스터 사이즈와 정전류원용 P 채널 FET M106을 관통하는 전류값에 의해 결정된다.
따라서, N 채널 FET M103은 20㎂의 전류가 흐르게 하고 N 채널 FET M102는 10㎂의 전류가 흐르게 한다. 그러나, 정전류원용 P 채널 FET M107은 단지 10㎂의 전류만이 흐르게 하기 때문에, N 채널 FET M103의 드레인과 소스 간의 전압 Vds는 단지 10㎂의 전류에 해당하는 값에 따라 결정된다. 이 때문에, N 채널 FET M103의 드레인 전극의 전압, 즉 N 채널 FET M66의 게이트 전극의 전압이 낮아진다. 이 때문에, N 채널 FET M66은 저항이 높게 되고 매우 작은 전류만이 흐르게 할 수 있는 오프 상태로 되고, 즉 매우 작은 전류만이 흐를 수 있는 상태로 된다.
따라서, 출력단 K3의 아이들 전류는 정전류원용 N 채널 FET M70에 의해 결정된다. 이제, 정전류원용 N 채널 FET M70은 1㎂의 전류가 흐르게 하기 위하여 10㎂의 아이들 전류를 갖는다.
도 6은 본 발명의 제6 실시예에 따른 연산 증폭기의 구성을 나타내는 회로도이다. 도 6에서, 제1 실시예의 구성을 나타내는 도 1의 소자들과 동일한 소자들 또는 대응 소자들에는 도 1의 부호와 같은 동일한 참조 부호가 부여되고 이들에 대한 상세 설명은 생략된다. 제6 실시예에 있어서 제5 실시예와 다른점은, 상기 제5 실시예의 정전류원용의 N 채널 FET M70을, 정전류원용 P 채널 FET M70b로서, 상기 고위측 전원 단자(5)측에 설치한 점이다.
도 7은 본 발명의 제7 실시예에 따른 연산 증폭기의 구성을 도시하는 회로도이다. 도 7에서, 상기 제1 실시예의 구성을 도시하는 도면인 도 1의 요소와 동일 또는 대응하는 요소에는, 도 1과 동일한 참조 부호를 부여하고, 그에 대한 상세한 설명을 생략한다. 도7에서, 정전류원용 N 채널 FET M77은 상기 제1 실시예의 정전류원용 N 채널 FET M70에 대응한다. 제7 실시예와 상기 제1 실시예의 다른점은, 출력단 K3에 정전류원용 P 채널 FET M78을 새롭게 제공한다는 점이다. 상기 입력단 K1의 입력단 출력 단자 A1로부터, 상기 구동단 K2의 P 채널 FET M61의 게이트 전위를 상승시키는 신호가 입력되면 (충전시), 출력단 바이어스 입력 단자 B2에 바이어스를 입력하여 상기 정전류원용 N 채널 FET M77을 전류를 흐를 수 있게 하는 ON 상태로 하고, 상기 정전류원용 P 채널 FET M78은, 전류가 거의 흐를 수 없게 하는 OFF 상태로 한다. 한편, 상기 입력단 출력 단자 A1로부터 상기 구동단 K2의 P 채널 FET M61의 게이트 전위를 하강시키는 신호가 입력되면 (충전시), 출력단 바이어스 입력 단자 B1에 바이어스를 입력하여 상기 정전류원용 P 채널 FET M78을 전류가 흐를 수 있는 ON 상태로 하고 정전류원용 N 채널 FET M77을 전류가 거의 흐를 수 없게 하는 OFF 상태로 한다. 이로 인해, 상기 제1 실시예에 비해 충전 및 방전의 시간의 밸런스를 더욱 향상시킬 수 있고 출력 신호 단자(3)로부터 출력된 파형의 왜곡을 최소한으로 억제할 수 있다.
도 8은 본 발명의 제8 실시예에 따른 연산 증폭기의 구성을 도시하는 회로도이다. 도 8에 있어서, 상기 제1 실시예의 구성을 도시하는 도면인 도 1의 요소와 동일 또는 대응하는 요소에는, 도 1과 동일한 참조 부호를 부여하고, 그에 대한 상세한 설명을 생략한다. 제8 실시예는 상기 제5, 제6 및 제7 실시예의 아이디어를 채택한다.
충전시, 출력단 바이어스 입력 단자 B4에 바이어스를 입력하여, 정전류원용 N 채널 FET M77a를 전류가 흐를수 있는 ON 상태로 하고, 정전류원용 P 채널 FET M78a를 전류가 거의 흐를 수 없게 하는 OFF 상태로 한다. 한편, 방전시에는, 출력단 바이어스 입력 단자 B3에 바이어스를 입력하여, 정전류원용 P 채널 FET M78a를 전류가 흐를 수 있게 하는 ON 상태로 하고 정전류원용 N 채널 FET M77a를 전류가 거의 흐를 수 없게 하는 OFF 상태로 한다. 이로 인해, 상기 제1 실시예에 비해 충전 및 방전의 시간 밸런스를 더욱 향상시킬 수 있고 출력 신호 단자(3)로부터 출력된 파형의 왜곡을 최소한으로 억제할 수 있다. 도 9는 본 발명의 요점들중 하나를 단순하게 도시하는 도면이다.
도 9에 도시된 바와 같이, 제9 실시예는, 입력 신호 Si에 응답하여 출력 신호 So를 출력하는 출력단 K2 및 K3를 구비한 연산 증폭기이다. 상기 출력단 K2 및 K3는 상기 입력 신호 Si에 기초하여 발생된 다수 (이 예에서는 2)의 특정한 신호 S1 및 S2에 각각 응답하여 푸쉬-풀 동작을 수행하고, 상기 푸쉬-풀 동작의 결과로서 상기 출력 신호 So를 발생시키는 다수의 출력단 트랜지스터 M65 및 M66을 갖는다. 상기 다수의 특정한 신호 S1 및 S2는, 상기 다수의 출력단 트랜지스터 M65 및 M66의 각각에 입력될 때까지의 지연 시간이 서로 같은 (지연 시간의 차가 없음) 신호로서 발생된다. 상기 제1 및 제2의 특정한 신호 S1 및 S2는 상기 입력 신호 Si를 증폭하는 생성 트랜지스터 M63 및 M64에 의해 각각 생성되고, 상기 제1의 특정한 신호 S1을 생성하는 상기 생성 트랜지스터 M64의 단의 개수는 1이고, 상기 제2의 특정한 신호 S2를 생성하는 상기 생성 트랜지스터 M63의 단의 개수는 1이며, 이들 트랜지스터들은 동일한 개수의 단을 갖는다. 제9 실시예는 상기 제1 및 제2 출력 트랜지스터 M65, M66의 접속점 Pe와, 상기 제1 전원 단자(4) 사이에 접속된 제6 정전류원 M77a를 구비하고, 상기 접속점 Pe와, 상기 제2 전원 단자(5) 사이에 접속된 제7 정전류원 M78a를 더 구비한다. 상기 제1 내지 제9 실시예는 트랜지스터로서 FET를 사용하나, FET 대신에 바이폴라 트랜지스터를 사용할 수 있다. N 채널 FET를 NPN 바이폴라 트랜지스터로 교체할 수 있고 P 채널 FET를 PNP 바이폴라 트랜지스터로 교체할 수 있다.
이러한 구성에서, 연산 증폭기로서의 기능으로서는 FET를 사용한 경우나 바이폴라 트랜지스터를 사용한 경우나 별 차이가 없기 때문에, 연산 증폭기로서의 기본적인 동작은 상기 제1 내지 제9 실시예까지 동일하다. 일반적으로 바이폴라 트랜지스터의 상호 컨덕턴스가 FET에 비해 크기 때문에, 상기 제1 내지 제9 실시예보다도 이득을 크게할 수가 있다. 이렇기 때문에, 고정밀도의 연산 증폭기를 얻을 수 있다. 그리고, 일반적으로 바이폴라 트랜지스터의 상호 컨덕턴스가 FET보다 크기 때문에, 폴(fall) 시간이 FET보다도 작게될 수 있다. 상기 제1 내지 제9 실시예에서는, 출력단 K3에 아이들링 전류를 흐르게 하는 수단으로서 정전류원용 FET M70, M70a, M70b, M70c, M77, M78, M77a 및 M78a가 상기 사용되었다. 상기 출력단 K3에 아이들링 전류를 흐르게 하는 수단으로서는, 이러한 정전류원용 트랜지스터 M70 등에 한정되지 않고 부하 저항기일 수 있다. 저항 소자 R의 이러한 부하 저항을, 상기 정전류원용 N 채널 FET M70 등의 위치에, 접속함으로써, 다수의 출력단 트랜지스터 M65, M66의 전체가 동시에 고저항 상태 또는 OFF 상태로 되는 것을 방지하고, 또한, 상기 출력 신호 단자(3)로부터 출력된 출력 신호 So의 생성이 정지되는 것을 방지할 수가 있다. 그러나, 상기 부하 저항을 설치한 경우에는, 출력 신호 단자(3)의 출력 전압(출력 신호 So)에 의해 출력단 K3의 아이들링 전류치가 변동된다. 따라서, 아이들링 전류치를 일정치로 설정하려고 한 경우에는, 상기 부하 저항 대신에, 상기 제1 내지 제9 실시예와 동일한 방식으로, 정전류원용 트랜지스터를 사용하는 것이 바람직하다.
본 발명의 연산 증폭기는 입력 신호에 응답하여 출력 신호를 출력하는 출력단을 구비한 연산 증폭기에 있어서, 상기 출력단은, 상기 입력 신호에 기초하여 생성된 다수의 특정한 신호 각각에 응답하여 푸쉬-풀 동작을 행하고, 상기 푸쉬-풀 동작의 결과로서 상기 출력 신호를 생성하는 다수의 출력단 트랜지스터를 갖고, 상기 다수의 특정한 신호는, 상기 다수의 출력단 트랜지스터 각각에 입력될 때까지의 지연 시간이 서로 동일한 신호로서 생성되기 때문에, 상기 연산 증폭기는 오버슈트나 언더슈트의 발생을 최소한으로 억제시킬 수 있는 안정한 동작을 행할 수 있다. 본 발명을 특정한 실시예를 참조하여 설명하였지만, 이러한 설명은 한정적인 의미로 해석되어서는 않된다. 본 발명의 설명을 참조해 보면, 당 기술에 숙련된 자에게는 개시된 실시예에 대하여 다양한 변형이 있을 수 있다는 것이 명백해질 것이다. 따라서, 첨부된 특허 청구 범위는 본 발명의 진정한 범주 내에서 임의의 변형이나 실시예를 포함하고자 하는 것이다.

Claims (29)

  1. 입력 신호에 응답하여 출력 신호를 출력하기 위한 출력단을 포함하는 연산 증폭기에 있어서,
    상기 출력단은 상기 입력 신호에 기초하여 발생된 다수의 특정한 신호에 응답하여 각각 푸시-풀 동작을 행하고, 상기 푸시-풀 동작의 결과로서 상기 출력 신호를 발생하기 위한 다수의 출력단 트랜지스터를 가지며,
    상기 다수의 특정한 신호는 이 신호들이 상기 다수의 출력단 트랜지스터로 각각 입력될 때 까지의 지연 시간이 실질적으로 서로 동일한 신호로서 발생되는 연산 증폭기.
  2. 제1항에 있어서, 상기 다수의 특정한 신호는 제1의 특정한 신호 및 제2의 특정한 신호를 포함하고, 상기 제1 및 제2의 특정한 신호 각각은 상기 입력 신호를 증폭하기 위한 하나의 단, 또는 2개의 단 또는 그 이상의 단의 생성 트랜지스터에 의해서 발생되며, 상기 제1의 특정한 신호를 발생시키기 위한 상기 생성 트랜지스터의 단의 수와 상기 제2의 특정한 신호를 발생시키기 위한 상기 생성 트랜지스터의 단의 수는 서로 동일한 연산 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 다수의 특정한 신호는 상기 입력 신호가 증폭되고 상기 입력 신호가 기준으로서 간주될 때에 서로 증폭률이 동일한 연산 증폭기.
  4. 제2항에 있어서, 상기 생성 트랜지스터에 각각 접속되는 정전류원을 더 포함하는 연산 증폭기.
  5. 제2항에 있어서, 상기 생성 트랜지스터는 상기 트랜지스터의 크기의 비가 특정한 값이 되도록 크기가 설정되고, 상기 연산 증폭기는 상기 생성 트랜지스터에 각각 접속된 정전류원을 더 포함하는 연산 증폭기.
  6. 제5항에 있어서, 상기 정전류원의 적어도 일부 및 상기 출력단 트랜지스터의 적어도 일부가 고 저항 상태 또는 오프 상태일 때에 상기 출력단을 통해서 아이들링 전류를 흐르게하는 수단을 더 포함하는 연산 증폭기.
  7. 제1항에 있어서,
    상기 다수의 출력단 트랜지스터중 적어도 어느 하나를 통해서 아이들링 전류를 흐르게 하기 위한 정전류원을 더 포함하는 연산 증폭기.
  8. 제1항에 있어서, 상기 출력 신호는 상기 연산 증폭기의 상기 입력측으로 궤환되고, 상기 연산 증폭기는 상기 출력 신호의 발생이 중단되는 것을 방지하기 위한 수단을 더 포함하는 연산 증폭기.
  9. 제1항에 있어서, 상기 모든 다수의 출력단 트랜지스터가 동시에 고-저항 상태 또는 오프 상태로 되는 것을 방지하기 위한 수단을 더 포함하는 연산 증폭기.
  10. 제1항에 있어서, 상기 다수의 출력단 트랜지스터중 적어도 어느 하나와 병렬로 접속된 정전류원을 더 포함하는 연산 증폭기.
  11. 제1항에 있어서, 상기 다수의 출력단 트랜지스터중 적어도 어느 하나를 통해서 흐르는 아이들링 전류의 값을 설정하기 위한 수단을 더 포함하는 연산 증폭기.
  12. 입력단과, 상기 입력단으로부터 출력된 입력 신호에 응답하여 출력 신호를 출력하기 위한 출력단을 포함하는 연산 증폭기에 있어서,
    상기 출력단은 상기 입력 신호에 기초하여 발생된 다수의 특정한 신호에 응답하여 각각 푸시-풀 동작을 행하고, 상기 푸시-풀 동작의 결과로서 상기 출력 신호를 발생하기 위한 다수의 출력단 트랜지스터를 가지며,
    상기 다수의 특정한 신호는 이 신호들이 상기 다수의 출력단 트랜지스터로 각각 입력될 때 까지의 지연 시간이 실질적으로 서로 동일한 신호로서 발생되는 연산 증폭기.
  13. 제12항에 있어서, 상기 입력단은 상기 다수의 입력단의 입력 신호에 기초하여 상기 입력단의 출력 신호를 출력하는 연산 증폭기.
  14. 제12항에 있어서, 상기 출력단에는 상기 입력 신호에 기초하여 상기 다수의 특정한 신호를 발생하기 위한 특정한 신호 생성 수단이 제공되며, 상기 출력단은 상기 다수의 출력단 트랜지스터를 갖는 연산 증폭기.
  15. 제14항에 있어서, 상기 특정한 신호 생성 수단에는,
    상기 입력 신호가 입력되도록 하는 제어 전극을 가지며 제1 전원 단자와 제2 전원 단자 사이에 접속된 제1 트랜지스터,
    상기 제1 전원 단자와 상기 제2 전원 단자 사이에서 상기 제1 트랜지스터와 직렬로 접속된 제1의 정전류원,
    제어 전극이 상기 제1 트랜지스터 및 상기 제1 정전류원의 접속점에 접속되어 있고, 상기 제1 트랜지스터 및 상기 제1 정전류원의 접속점과 상기 제2 전원 단자 사이에 접속된 제2 트랜지스터,
    제어 전극이 상기 제1 트랜지스터 및 상기 제1의 정전류원의 접속점에 접속되어 있고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제3 트랜지스터,
    상기 제1의 전원 단자와 상기 제2의 전원 단자의 사이에서 상기 제3 트랜지스터와 직렬로 접속된 제2 정전류원,
    제어 전극이 상기 제1 트랜지스터 및 상기 제1의 정전류원의 접속점에 접속되어 있고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제4 트랜지스터, 및
    상기 제1의 전원 단자와 상기 제2의 전원 단자의 사이에서 상기 제4 트랜지스터와 직렬로 접속된 제3 정전류원
    이 제공되는 연산 증폭기.
  16. 제15항에 있어서, 상기 출력단에는 제1 및 제2 출력단 트랜지스터가 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 서로 직렬로 접속되고, 제어 전극이 상기 제4 트랜지스터 및 상기 제3 정전류원의 접속점과, 상기 제3 트랜지스터 및 상기 제2 정전류원의 접속점에 각각 접속되어 있는 상기 출력 트랜지스터의 상기 제1 및 제2 출력단 트랜지스터가 제공되고, 상기 제1 및 제2 출력단 트랜지스터의 접속점은 상기 출력 신호가 출력되는 출력 단자에 접속되는 연산 증폭기.
  17. 제16항에 있어서, 상기 출력단은 상기 제1 및 제2 출력 트랜지스터의 상기 접속점과 상기 제1 전원 단자 사이에 접속된 제4 정전류원을 더 포함하는 연산 증폭기.
  18. 제17항에 있어서, 상기 출력단은 상기 제1 및 제2 출력 트랜지스터의 상기 접속점과 상기 제2 전원 단자 사이에 접속된 제5 정전류원을 더 포함하는 연산 증폭기.
  19. 제14항에 있어서, 상기 특정한 신호 생성 수단에는,
    상기 입력 신호가 입력되도록 하는 제어 전극을 가지며, 제1 전극이 제2 전원 단자에 접속된 제1 트랜지스터,
    입력 단자가 상기 제1 트랜지스터의 제2 전극에 접속된 제1 전류 미러 회로,
    상기 제1 전류 미러 회로의 출력 단자와 상기 제2 전원 단자의 사이에 접속된 제1 정전류원,
    제어 전극이 상기 제1 전류 미러 회로의 입력 단자에 접속되어 있고, 상기 제1 전원 단자와 상기 제2 전원 단자의 사이에 접속된 제2 트랜지스터, 및
    상기 제1 전원 단자와 상기 제2 전원 단자 사이에서 상기 제2 트랜지스터와 직렬로 접속된 제2 정전류원
    이 제공되는 연산 증폭기.
  20. 제19항에 있어서, 상기 출력단에는 제1 및 제2 출력단 트랜지스터가 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 서로 직렬로 접속되고, 제어 전극이 상기 제2 정전류원 및 상기 제2 트랜지스터의 접속점, 및 상기 제1 전류 미러 회로의 출력 단자에 각각 접속되어 있는 상기 출력단 트랜지스터의 상기 제1 및 제2 출력단 트랜지스터가 제공되고, 상기 제1 및 제2 출력단 트랜지스터의 접속점은 상기 출력 신호가 출력되는 출력 단자에 접속되는 연산 증폭기.
  21. 제20항에 있어서, 상기 출력단은 상기 제1 및 제2 출력단 트랜지스터의 상기 접속점과 상기 제1 전원 단자 사이에 접속된 제3 정전류원을 더 포함하는 연산 증폭기.
  22. 제21항에 있어서, 상기 출력단은 상기 제1 및 제2 출력단 트랜지스터의 상기 접속점과 상기 제2 전원 단자 사이에 접속된 제4 정전류원을 더 포함하는 연산 증폭기.
  23. 연산 증폭기에 있어서,
    제어 전극이 제1 및 제2 입력 단자에 각각 접속되는 서로 역 도전형인 제1 및 제2 차동 트랜지스터 쌍,
    상기 제1 및 제2 차동 트랜지스터 쌍에 각각 접속된 제1 및 제2 정전류원,
    상기 제1 차동 트랜지스터 쌍의 하나의 출력 단자와 제1 전원 단자 사이 및 상기 제2 차동 트랜지스터 쌍의 하나의 출력 단자와 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로,
    상기 제1 차동 트랜지스터 쌍의 다른 출력 단자와 상기 제1 전원 단자 사이및 상기 제2 차동 트랜지스터 쌍의 다른 출력 단자와 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로,
    상기 제2 차동 트랜지스터 쌍과 상기 제2 전원 단자 사이에 접속된 부하 회로,
    제어 전극이 상기 제2 차동 트랜지스터 쌍의 상기 다른 출력 단자와 상기 부하 회로의 접속점에 접속되고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제1 트랜지스터,
    상기 제1 전원 단자와 상기 제2 전원 단자의 사이에서 상기 제1 트랜지스터와 직렬로 접속된 제3 정전류원,
    제어 전극이 상기 제1 트랜지스터와 상기 제3 정전류원의 접속점에 접속되고, 상기 제1 트랜지스터 및 상기 제3 정전류원의 접속점과 상기 제2 전원 단자 사이에 접속된 제2 트랜지스터,
    제어 전극이 상기 제1 트랜지스터 및 상기 제3 정전류원의 접속점에 접속되고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제3 트랜지스터,
    상기 제1 전원 단자와 상기 제2 전원 단자 사이에서 상기 제3 트랜지스터와 직렬로 접속된 제4 정전류원,
    제어 전극이 상기 제1 트랜지스터와 상기 제3 정전류원의 접속점에 접속되고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제4 트랜지스터, 및
    상기 제1 전원 단자와 상기 제2 전원 단자 사이의 상기 제4 트랜지스터와, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 서로 직렬로 접속되고, 제어 전극이 상기 제4 트랜지스터 및 상기 제5 정전류원의 접속점 및 상기 제3 트랜지스터 및 상기 제4 정전류원의 접속점에 각각 접속된 제1 및 제2 출력 트랜지스터와 직렬로 접속된 제5 정전류원,
    을 포함하며,
    상기 제1 및 제2 출력 트랜지스터의 접속점은 출력 단자에 접속된 연산 증폭기.
  24. 제23항에 있어서, 상기 제1 및 제2 출력 트랜지스터의 접속점과 상기 제1 전원 단자 사이에 접속된 제6 정전류원을 더 포함하는 연산 증폭기.
  25. 제24항에 있어서, 상기 제3 내지 제6 정전류원 각각은 정전류원용 트랜지스터로 구성되고, 상기 정전류원용 트랜지스터의 제어 전극은 서로 동일한 바이어스 전압이 각각 인가되는 연산 증폭기.
  26. 제25항에 있어서, 상기 제1 및 제2 출력 트랜지스터의 접속점과 상기 제2 전원 단자 사이에 접속된 제7 정전류원을 더 포함하는 연산 증폭기.
  27. 연산 증폭기에 있어서,
    제어 전극이 제1 및 제2 입력 단자에 각각 접속된 서로 역 도전형의 제1 및 제2 차동 트랜지스터 쌍,
    상기 제1 및 제2 차동 트랜지스터 쌍에 각각 접속된 제1 및 제2 정전류원,
    상기 제1 차동 트랜지스터 쌍의 하나의 출력 단자와 제1 전원 단자 사이 및 상기 제2 차동 트랜지스터 쌍의 하나의 출력 단자와 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로,
    상기 제1 차동 트랜지스터 쌍의 다른 출력 단자와 상기 제1 전원 단자 사이및 상기 제2 차동 트랜지스터 쌍의 다른 출력 단자와 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로,
    상기 제2 차동 트랜지스터 쌍과 상기 제2 전원 단자 사이에 접속된 부하 회로,
    제어 전극이 상기 제2 차동 트랜지스터 쌍의 상기 다른 출력 단자와 상기 부하 회로의 접속점에 접속되고, 제1 전극이 상기 제2 전원 단자에 접속된 제1 트랜지스터,
    입력 단자가 상기 제1 트랜지스터의 제2 전극에 접속된 제3 전류 미러 회로,
    상기 제3 전류 미러 회로의 출력 단자와 상기 제2 전원 단자의 사이에 접속된 제3 정전류원,
    제어 전극이 상기 제3 전류 미러 회로의 입력 단자에 접속되고, 상기 제1 전원 단자와 상기 제2 전원 단자 사이에 접속된 제2 트랜지스터,
    상기 제1 전원 단자와 상기 제2 전원 단자 사이에서 상기 제2 트랜지스터에 직렬로 접속된 제4 정전류원, 및
    상기 제1 전원 단자와 상기 제2 전원 단자 사이에서 서로 직렬로 접속되고, 제어 전극이 상기 제4 정전류원 및 상기 제2 트랜지스터의 접속점 및 상기 제3 전류 미러 회로의 출력 단자에 각각 접속된 제1 및 제2 출력 트랜지스터
    를 포함하며,
    상기 제1 및 제2 출력 트랜지스터의 접속점은 상기 출력 단자에 접속되는 연산 증폭기.
  28. 제27항에 있어서, 상기 제1 및 제2 출력 트랜지스터의 접속점과 상기 제1 전원 단자 사이에 접속된 제5 정전류원을 더 포함하는 연산 증폭기.
  29. 제28항에 있어서, 상기 제1 및 제2 출력 트랜지스터의 접속점과 상기 제2 전원 단자 사이에에 접속된 제6 정전류원을 더 포함하는 연산 증폭기.
KR1019990063163A 1998-12-28 1999-12-28 연산 증폭기 KR100338340B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP37419998 1998-12-28
JP1998-374199 1998-12-28

Publications (2)

Publication Number Publication Date
KR20000052589A true KR20000052589A (ko) 2000-08-25
KR100338340B1 KR100338340B1 (ko) 2002-05-27

Family

ID=18503434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990063163A KR100338340B1 (ko) 1998-12-28 1999-12-28 연산 증폭기

Country Status (3)

Country Link
US (1) US6316999B1 (ko)
KR (1) KR100338340B1 (ko)
TW (1) TW423208B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3617433B2 (ja) * 2000-09-05 2005-02-02 株式会社デンソー 駆動回路
US7042290B2 (en) * 2003-09-16 2006-05-09 Texas Instruments Incorporated Output stage circuit for an operational amplifier
US20050195149A1 (en) * 2004-03-04 2005-09-08 Satoru Ito Common voltage generation circuit, power supply circuit, display driver, and common voltage generation method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5934706A (ja) * 1982-08-20 1984-02-25 Toshiba Corp 電力増幅回路
US5515005A (en) * 1993-07-27 1996-05-07 Murata Manufacturing Co., Ltd. Operational amplifier
JP2885120B2 (ja) * 1995-01-27 1999-04-19 日本電気株式会社 演算増幅器
JP2885151B2 (ja) 1995-09-25 1999-04-19 日本電気株式会社 演算増幅器
JP3392271B2 (ja) * 1995-11-02 2003-03-31 シャープ株式会社 演算増幅回路
JP3435292B2 (ja) * 1996-08-29 2003-08-11 富士通株式会社 オペアンプ回路
JP3338771B2 (ja) * 1997-09-04 2002-10-28 山形日本電気株式会社 演算増幅器

Also Published As

Publication number Publication date
KR100338340B1 (ko) 2002-05-27
TW423208B (en) 2001-02-21
US6316999B1 (en) 2001-11-13

Similar Documents

Publication Publication Date Title
US5856749A (en) Stable output bias current circuitry and method for low-impedance CMOS output stage
US6522187B1 (en) CMOS switch with linearized gate capacitance
US7310016B2 (en) Chopper-stabilized operational amplifier and method
US7902894B2 (en) Accurate hysteretic comparator and method
JPH08204470A (ja) 演算増幅器
US7626428B2 (en) Buffer circuit with reduced power consumption
US7196581B2 (en) Amplifier switching control circuit and method for current shunt instrumentation amplifier having extended position and negative input common mode range
US6344769B1 (en) Precision differential switched current source
US11146226B2 (en) Analog switch circuit, volume circuit, and semiconductor integrated circuit
US7109697B1 (en) Temperature-independent amplifier offset trim circuit
US8149056B2 (en) Amplifying circuit
US6930551B2 (en) Zero voltage class AB minimal delay output stage and method
EP1435693B1 (en) Amplification circuit
US6717451B1 (en) Precision analog level shifter with programmable options
JP3425577B2 (ja) 演算増幅器
JP5543059B2 (ja) 差動増幅回路
KR100574968B1 (ko) 옵셋 보상회로를 갖는 연산증폭기
US6927559B2 (en) Constant voltage power supply
JPH0159763B2 (ko)
KR100338340B1 (ko) 연산 증폭기
US6552580B2 (en) Bias technique for operating point control in multistage circuits
US20090261905A1 (en) Open gain adjustment circuit for operational amplifier
US5164614A (en) Low power bias voltage generating circuit comprising a current mirror
US7102414B2 (en) Muting circuit for audio amplifier
US5426396A (en) Differential amplifier multiplexer

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991228

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010829

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020429

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20020515

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20020516

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050511

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060511

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070511

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20080508

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090508

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20100512

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20110421

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20120423

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20130502

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20140418

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20150416

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170409