KR20000052098A - 리드프레임 상에 스택된 칩을 가지는 반도체 패키지 - Google Patents

리드프레임 상에 스택된 칩을 가지는 반도체 패키지 Download PDF

Info

Publication number
KR20000052098A
KR20000052098A KR1019990002951A KR19990002951A KR20000052098A KR 20000052098 A KR20000052098 A KR 20000052098A KR 1019990002951 A KR1019990002951 A KR 1019990002951A KR 19990002951 A KR19990002951 A KR 19990002951A KR 20000052098 A KR20000052098 A KR 20000052098A
Authority
KR
South Korea
Prior art keywords
chip
lead wire
lead
leadframe
conductive bump
Prior art date
Application number
KR1019990002951A
Other languages
English (en)
Inventor
치앙쳉리엔
리아우쉬이칭
Original Assignee
츄앙 리차드
아팩 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 츄앙 리차드, 아팩 테크놀로지스 인코포레이티드 filed Critical 츄앙 리차드
Priority to KR1019990002951A priority Critical patent/KR20000052098A/ko
Publication of KR20000052098A publication Critical patent/KR20000052098A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 리드프레임 상의 플립 칩 기술을 사용하여 형성된 리드프레임 패키지를 제공한다. 본 발명의 실시예에 의하면, 리드프레임 표면의 양면 상에 정면을 마주보는(face to face) 구조로 칩이 부착된다. 본 발명의 다른 실시예에 의하면, 리드프레임 상에서 후면을 마주보는(back to back) 구조로 칩이 부착된다. 작은 크기의 칩이 큰 크기의 칩 상에 추가로 스택된다. 작은 크기의 칩은 와이어 본딩(wire bounding)에 의해 리드프레임과 연결된다. 본 발명은 플립 칩 기술을 사용하여 리드프레임 상에 부착된 제1 칩을 포함한다. 제1 칩은 신호를 외부로 전기적으로 전송하기 위한 복수의 도전성 범프를 구비한다. 테이프는 테이프를 통과하는 복수의 개구 또는 슬롯을 가진다. 각 개구는 내부 리드선의 단자를 노출시킨다. 따라서 개구 또는 슬롯을 통해 리드프레임의 반대편 주 표면 상에 칩을 추가로 배설할 수 있다. 선택적으로 리드프레임의 다른 측면 상에 정면을 마주보는 구조로 제2 칩을 배치하거나, 제1 칩 상에 후면을 마주보는 구조로 제2 칩을 배치할 수 있다. 이러한 구조하에서 제2 칩은 와이어 본딩에 의해 리드프레임과 연결된다.

Description

리드프레임 상에 스택된 칩을 가지는 반도체 패키지 {SEMICONDUCTOR PACKAGE WITH A STACKED CHIP ON A LEADFRAME}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 그 위에 형성된 스택된 칩을 가지는 리드프레임 패키지에 관한 것이다.
요즈음 패키지 소자를 제조하는 것은 경량화, 박막화, 소형화의 경향을 띠고 있다. 패키지를 형성하는 동안, 다음의 세 가지 주요한 문제점이 자주 발생한다. 그 중 제1 문제점은 패키지 소자의 소형화 과정에서 발생하는 핀과 기판 사이의 연결 지점의 신뢰성(reliability)에 관한 것이다. 제2 문제점은 패키지 소자의 소형화 과정에서 발생하는 테스팅(testing)에 관한 것이다. 제3 문제점은 패키지 소자의 소형화 과정에서 발생하는 기판 상을 라우팅(routing)하는 회로에 관한 것이다.
(1) 패키지 소자 핀과 기판 사이의 연결 지점에 관한 신뢰성 문제
이러한 문제는 주로 연결 지점의 피로 파괴(fatigue destruction)에 기인한다. 연결 지점의 피로 파괴에 영향을 미치는 요소로는 세 가지가 있다. 제1 요소는 연결 지점의 기하하적 형태에 기인하며, 제2 요소는 연결 지점 양면의 물질의 열 팽창 계수(coefficients of thermal expansion; CTE)의 차이에 기인하며, 제3 요소는 연결 지점과 기하학적 중심과의 거리에 기인한다. 기하학적 형태에 대하여 설명하면, 종래의 리드프레임 형태의 패키지 소자는 얇고 긴 핀을 가지며, 패키지 몸체로부터 기판으로 연결되는 핀 상에는 변형(distort)될 수 있는 부분이 존재한다. 이러한 형태의 소자의 핀을 약간 이동(displace)시킴으로써, 연결 지점이 열적 스트레스(thermal stress)에 의해 파괴되는 확률을 낮출 수 있다. BGA 형태의 패키지 소자에서는, 전기적 전달 부재가 구형(spherical) 형태이기 때문에, 핀을 "약간 이동시켜" 열적 스트레스를 완화시키는 이러한 메커니즘이 존재하지 않는다. 연결 지점의 양면 상의 물질의 CTE 차에 대하여 설명하면, 리드프레임 핀에서처럼 구형 핀을 약간 이동시켜 열적 스트레스를 낮출 수 없기 때문에, 이러한 CTE 차는 구형 핀의 피로 파괴를 나타내는 표시자(indicator)가 된다. 즉 구형 연결 지점의 양 측면 상에는 더 많은 CTE 차이가 존재하기 때문에, 피로에 의한 파괴가 더 쉽게 발생한다. 따라서 현재 BGA 패키지가 배치되어 있는 영역이 웨이퍼 상의 돌기 영역을 방해한다. 그 이유는, 웨이퍼의 구속 효과(constrain effect) 때문에, 기판 상의 직접 돌기 영역의 유효(effective) CTE가 감소하고 따라서 양면 상에 존재하는 CTE 차이가 증대하기 때문이다. 구형 금속을 전기적 연결 부재로서 사용하는 각 종류의 CSP의 경우에, 패키지 소자가 웨이퍼의 전체 돌기부를 거의 차지하기 때문에, 이들 연결 부재는 돌기 영역 내에서만 배치(distribute)될 수 있다. 이 때문에 CSP 연결 지점에서 심각한 피로 파괴가 발생한다. 종래에는 이러한 문제를 해결하기 위해, 구형 핀 주위에 언더필(underfill)을 적용한 후, 언더필을 베이킹(baking)하여 건조시켜, 구형 핀의 피로에 대항하는 힘을 강화시키는 것이다. 그럼에도 불구하고, 상기 개선 방법은 표준 SMT 구성 공정(SMT composition technology)에 부합하지 않는다. 상기 개선 방법은 일반적인 SMT 구성 공정에 있어서, 언더필을 적용하기 위한 특수 장비가 필요하다는 문제점 이외에도, 베이킹 및 건조 공정 동안에 고온 때문에 다른 완료된 소자에 해를 미칠 수 있다는 문제점이 있다. 도 1a에 도시된 BGA의 CSP 구조에 있어서, 주석 볼(stannic ball)을 가지는 소프트(soft) 회로 기판과 웨이퍼 사이에 탄성중합체(elastomer)를 삽입함으로써, 회로 기판의 CTE에 대한 웨이퍼의 영향을 감소시킬 수 있다. 또한 도 1b는 Fujitsu사의 SON(small outline no lead) CSP 구조 및 LG사의 USON CSP 구조를 도시한다. 연결 핀이 리드 구조이며 연결 지점의 양면의 CTE 차이가 작음에도 불구하고, CSP 소자의 피로 수명은 전체 연결 지점에서의 전술한 "약간 이동" 메커니즘이 존재하지 않기 때문에 1,000 사이클을 초과할 수 없다. 본 발명에서는 상기 문제점을 해결하기 위해, 리드선 핀에 대한 종래의 기하하적 외형을 채택한다.
2) 테스팅 문제:
테스트 연결 지점에 대한 전기적 접촉의 설계는 종래의 테스트 소켓(socket)의 연결 핀의 형태에 따라 달라진다. 이들 테스트 연결 지점은 거의 곡선형 리드(reed)이다. 구형 연결 부재를 가지는 BGA 소자가 개발된 이후에도, 테스트 연결 지점에서의 곡선형 리드(reed) 구조는 여전히 사용가능하며, 이는 핀들 사이의 피치가 충분히 크기 때문이다. 이러한 곡선형 리드(reed) 구조는 하나의 단 상의 회로 기판에 삽입된 은못(dowel)과, 다른 단 상의 판형(plate-shape) 접촉 쿠션(cushion)을 가진다. 제조업자가 소켓을 제조하는 경우, 쿠션과 접촉하는 지점에서 연결 핀 또는 구형 핀 중의 하나가 접촉 쿠션의 측면의 약 2/3 크기를 가지기 때문에 크기 오차(size error)가 발생한다. 그러나 구형 연결 부재를 가지는 CSP 소자의 경우, 구형 핀간의 피치가 작아지기 때문에 종래의 전기적 접촉 연결 지점으로서 곡선형 리드(reed) 구조가 적합하지 않다. 이러한 연결 구조는 볼을 홀에 끼우는(ball-to-hole) 방법에 의해 구현된다. 일반적으로 소켓 홀은 도전성 프로브(probe) 또는 금속 필라멘트(metal filament)를 가진다. CSP를 제조하는 경우에, 배설되는 크기가 서로 너무 다르면, 홀의 프로브 또는 금속 필라멘트와 볼 사이의 접촉 상태를 악화시키거나 이들 사이의 회로를 개방시키며, 테스트 결과에 영향을 미칠 수 있다. 또한 종래의 테스트 소자는 패키지 소자의 기하하적 외부 형태를 활용하여, 핀과 테스트 접촉 쿠션을 적절하게 끼운다. 따라서 소자의 크기 오차는 핀과 테스트 접촉 쿠션을 끼우는 경우에 허용가능한 생산 오차를 결정한다(기본적으로 모든 물체는 나름대로의 생산 오차를 가진다). CSP 소자의 외형 크기가 거의 웨이퍼의 크기만큼 작아지고 구형 핀의 생산 오차가 1 mil 이하이면, 소켓 상의 홀은 거의 1 mil(0.025 mm)보다 작지 않다. 따라서 CSP 소자를 끼우는데는 어려움이 있다. 이에 대한 해결 방법은 종래의 리드 핀 접촉을 활용하는 것이다. 이 때 핀의 외형 크기는 JEDEC 표준과 부합하며, 따라서 다른 도구를 사용하지 않고 종래의 소켓을 사용하여 테스트를 실시할 수 있다. 테스트가 완료된 후에 리드 핀을 짧게 절단하여, 전체 크기가 웨이퍼의 크기와 유사하도록 한다.
(3) 회로 라우팅 문제
패키지 소자의 핀 피치가 점점 더 작아짐에 따라 이들 상에서 라우팅하는 부품이 점프(jump)할 필요가 있기 때문에, 기판을 생산하기 위해서는 층(layer)을 증대시키고 고가의 기술을 사용해야 한다. 본 발명에서는 상기한 문제점을 해결하기 위해, 정면을 마주보는 구조 또는 후면을 마주보는 구조로 웨이퍼를 리드프레임 상에 스택한다. 동시에 다른 수동 소자를 이들 웨이퍼 상에 배치시켜, 이들이 웨이퍼 상에서 스택되도록 한다. 리드프레임 및 웨이퍼 상의 이러한 리라우팅(rerouting)을 통해 기판들 간의 라우팅을 보다 쉽게 그리고 보다 저렴한 가격으로 실시할 수 있다.
본 발명의 목적은 플립 칩 기술을 사용하여, 그 위에서 스택되어 형성된 칩을 가지는 리드프레임 패키지를 제공하는 것이다.
본 발명의 다른 목적은 칩 규모의 패키지(chip scale package)를 제공하는 것이다.
본 발명은 측면 레일(side rail) 위에 형성된 복수의 플렉시블 연결 부재(flexible connecting members)를 가지는 지지 봉(supporting bars)에 의해 측면 레일 상에 형성된 리드프레임을 포함한다. 각 내부 리드선의 하나의 단자는 외부 리드선의 하나의 단과 연결되어 있으며, 외부 리드선의 다른 단은 지지 봉과 연결되어 있다. 외부 리드선을 형성하는 영역의 주변 영역에 돌기부(또는 정렬 소자; alignment element)가 형성된다. 돌기부의 하나의 단자는 지지 봉과 연결되어 있다. 각 외부 리드선은 제1 분리 공정에서 리드프레임과 측면 레일을 분리시키기 위하여 그 위에 형성된 바람직하게 V자 형태로 리세스된 제1 분리부를 가진다. 이와 유사하게 각 외부 리드선은 제2 분리 공정에서 내부 리드선과 외부 리드선을 분리시키기 위하여 그 위에 형성된 바람직하게 V자 형태로 리세스된 제2 분리부를 가진다. 외부 리드선 영역은 리드프레임의 표면으로부터 안으로 들어가게(indent) 되며, 다운-세트(down-set) 공정동안에 이 구조는 쿠션의 기능을 수행한다. 내부 리드선을 형성하는 영역의 주변 영역에 전원 및 접지 버스가 배치된다. 전원 버스 또는 접지 버스는 L자 형태와 유사한 형태로 구성된다. 내부 리드선 아래에 점착성 물질(adhesive material)이 형성된다.
플립 칩 기술(flip chip technology)을 사용하여, 납 페이스트(solder paste)와 같은 점착성, 도전성 물질에 의해 제1 칩을 리드프레임 상에 부착한다. 상기 칩은 외부로 신호를 전기적으로 전송하는 복수의 도전성 범프(bump)를 가진다. 그린 래커를 내부 리드선의 일정 부분에 도포한다. 다른 경우에는, 내부 리드선의 단말 부분을 그린 래커로 도포할 수 있으며, 상기 내부 리드선의 단말 부분은 인쇄 또는 디스펜스(dispense)에 의해 납, 플럭스(flux)와 같은 용접 물질을 사용하여 도포된다. 테이프는 테이프를 통과하는 복수의 개구 또는 슬롯을 가진다. 각 개구는 내부 리드선의 단자를 노출시킨다. 그리하여 개구 또는 슬롯에 의해 리드프레임의 반대편 주 표면 상에 칩을 추가로 배설할 수 있다. 제2 칩은 리드프레임의 다른 면 상에 정면을 마주보는 구조로 형성되거나, 제1 칩 상에서 후면을 마주보는 형태로 스택될 수 있다. 이러한 구조하에서 제2 칩은 와이어 본딩(wire bounding)에 의해 리드프레임과 연결된다.
도 1a 및 도 1b는 종래 기술에 의한 패키지 구조를 도시하는 단면도이다.
도 2는 본 발명에 의한 리드프레임(leadframe)을 도시하는 도면이다.
도 3은 내부 리드선의 일부에 그린 래커(green lacquer)가 도포된 리드프레임을 도시하는 도면이다.
도 4 및 도 5는 본 발명에 따라 칩과 리드프레임을 연결하는 단계를 도시하는 단면도이다.
도 6 및 도 7은 외부 리드선을 분리하는 단계를 도시하기 위한 패키지의 도면이다.
도 8a 내지 도 8c는 본 발명에 따른 정면을 마주보는(face to face) 구조의 패키지를 도시하는 도면이다.
도 9는 본 발명에 따른 후면을 마주보는(back to back) 구조의 패키지를 도시하는 도면이다.
도 10a 및 도 10b는 본 발명에 따른 플렉시블 인쇄 배선 회로 기판(flexible printed circuit board)의 다른 실시예를 도시하는 도면이다.
도 11은 본 발명에 따른 3차원 패키지를 도시하는 단면도이다.
도 12는 본 발명에 따른 패키지 상의 커버(cover)의 실시예를 도시하는 도면이다.
본 발명은 플립 칩 기술을 사용하여 그 위에 형성된 칩을 연결하기 위한 새로운 리드프레임에 대하여 개시하고 있다. 리드프레임 상의 플립 칩 기술을 사용하여 정면을 마주보는 구조로 리드프레임의 리드의 양면 상에 칩을 형성한다. 다른 경우에, 이들 칩은 후면을 마주보는 구조로 배치될 수 있다. 그 후에 와이어 본드에 의해 칩의 골드 와이어(gold wire)가 칩 상의 알루미늄 패드의 리드선과 연결된다. 그리하여 리드프레임 상에서 스택된 칩을 가지는 본 발명에 따른 패키지는 칩의 크기와 동일한 작은 크기를 가진다. 이전의 칩 상에 다른 칩을 추가로 스택할 수 있다. 본 발명에 따른 리드프레임 및 패키지에 대하여 아래에서 설명한다.
도 2는 본 발명에 따른 실시예에 대하여 도시하고 있지만, 본 발명은 본 실시예에 의하여 제한되지 않는다. 도면에 도시되어 있듯이, 통상적으로 리드프레임(202)은 측면 레일(200) 상에 형성된 복수의 플렉시블 연결 부재(206)를 가지는 지지 봉(204)에 의해 측면 레일(200) 상에 형성된다. 플렉시블 연결 부재(206)는 지지 봉(204)과 측면 레일(200) 사이에 연결된다. 플렉시블 연결 부재(206)는 외부로부터 힘이 가해지는 동안 쿠션의 기능을 수행하여 가요성 변형(flexibly transfigure)된다. 외부 리드선(208)들은 지지 봉(204)들과 각각 연결된다. 내부 리드선(210)들은 외부 리드선(208)들과 각각 연결된다. 본 발명에 의한 실시예에서 각 내부 리드선(210)의 하나의 단자는 외부 리드선(208)의 하나의 단과 연결되며, 외부 리드선(208)의 다른 단은 지지 봉(204)과 연결된다. 외부 리드선(208)을 형성하기 위한 영역의 주위에 돌기부(정렬 소자; 212)가 형성된다. 돌기부(212)의 하나의 단자는 지지 봉(204)과 각각 연결된다. 돌기부(212)는 현재의(current) 테스팅 장치의 요구사항을 총족시키도록 설계되어 있다. 즉, 돌기부는 JEDEC에 적합해야 하며, 패키지의 성능을 테스트하기 위한 소켓에 위치될 수 있어야 한다. 돌기부(212)가 가지는 기능 중의 하나는 리드프레임을 테스트 소켓에 정렬시키는 것이다. 따라서 돌기부(212)는 선택적 부재이며, 동일한 기능을 가지는 임의의 소자로 돌기부(212)를 대체할 수 있다. 예를 들어, 정렬 부재(212)는 다른 형태의 테스팅 장치에 적합한 모든 형태로 설계될 수 있다.
각 외부 리드선(208)은 제1 분리 공정에서 리드프레임을 측면 레일(200)로부터 분리시키기 위하여 그 위에 형성된 바람직하게 V자 형태로 리세스된 부분(214)인 제1 분리부를 구비할 수 있다. 이와 유사하게, 각 외부 리드선(208)은 또한 제2 분리 공정에서 외부 리드선(208)과 내부 리드선(210)을 분리시키기 위하여 그 위에 형성된 바람직하게 V자 형태로 리세스된 부분(216)인 제2 분리부를 가질 수 있다. 도 2에 도시된 리드프레임의 단면도에서, 플렉시블 연결 부재(206)는 힘이 가해지면 리드프레임(202)의 표면으로부터 일정 깊이로 들어가게 된다. 상기 플렉시블 연결 부재(206)는 다운-세트 공정 동안에 내부 리드선(210)의 이동을 감소시키기 위한 쿠션의 기능을 수행한다. 내부 리드선(210)의 위치 오차는 0.5 mil로 제어될 수 있으며, 이는 실험에 의해 검증되었다. 따라서 이러한 구조는 솔더 볼(solder ball)과 리드프레임의 사이가 오정렬(misalignment)됨으로써 야기되는 브리지(bridge) 문제를 제거한다. 다운-세트 공정에서 내부를 향하여 변형되는 외부 리드선(208)은 물질이 신장되는 범위가 그 두께의 약 3배 이내로 제한된다는 제한을 초과하여 변형된다. 이는 리드선의 물질이 신장될 뿐만이 아니라 곡선으로 변형되기 때문에 가능하다.
전원 또는 접지 버스(220)로서의 적어도 하나의 리드선은 내부 리드선(210) 영역의 주위에 배치되며, 양단은 지지 봉(204)과 연결되어, 그 결과 내부 리드선(210)의 주위를 감싼다. 바람직하게 정렬 부재(212)는 적어도 하나의 리드선(220)과 연결될 수 있다. 전원 버스 또는 접지 버스(220)는 L자 형태와 유사한 형태로 구성된다. 바람직하게 지지 봉(204), 외부 리드선(208), 정렬 부재(212) 및 내부 리드선(210)으로 구성되는 2개의 군은 거울 영상 구성(mirror image configuration)으로 배치된다. 점착성 물질(222)이 내부 리드선(210)의 아래에 접착된다. 바람직한 실시예에서, 테이프(tape)를 점착성 물질(222)로서 사용할 수 있다. 내부 리드선(210)과 테이프간의 점착성 효율을 증가시키기 위해, 각 버스 또는 접지 버스(220)는 내부 리드선(210)의 폭보다 광폭인 광폭 부분(224)을 가진다. 또한 감결합 커패시터(decoupling capacitor) 또는 다른 장치가 전원의 광폭 부분, 접지 버스(220) 또는 이들 모두 위에 배치될 수 있다.
도 3 내지 도 5를 참조하여 설명하면, 플립 칩 기술을 사용하여 점착성, 도전성 물질(302)에 의해 칩(300)을 리드프레임(202) 상에 부착한다. 예를 들어 점착성, 도전성 물질(302)로 납 페이스트와 같은 모든 적당한 물질을 사용할 수 있다. 칩(300)은 신호를 외부로 전기적으로 전송하는 복수의 도전성 범프(304)를 가진다. 바람직한 실시예에서, 도전성 범프(304)는 전기적 신호를 칩(300)으로 전송하도록 하는 장치의 단자이다. 당업계에 공지되어 있는 바와 같이, 일반적으로 솔더 볼(11)은 매트릭스 배열 구조로 배치된다. BGA는 가능한 배열 구조 중의 하나이다. 리드프레임(202)의 내부 리드선(210) 상의 납 페이스트(302)는 도전성 범프(304)의 위치에 맞게 배치되어야 한다. 플립 칩 기술을 사용하여, 납 페이스트(304)를 내부 리드선의 단자(201a) 상에 배치하며, 따라서 내부 리드선의 단자는 습윤성 특성(wettability characteristic)을 나타내어야 한다. 납 페이스트와 접촉하는 영역이 그린 래커와 같은 비습윤성 물질로 구성되어 있지 않으면, 내부 리드선(210)의 다른 부분은 비습윤성 물질로 도포되어야 한다. 그렇지 않으면, 고온의 열 공정이 진행되는 동안 칩(300) 상의 솔더 범프(solder bump; 304)가 용해되어 내부 리드선(21)의 전체 표면 상에서 흐르게 된다. 도 3의 아래에 있는 도면은 내부 리드선(210) 상에 그린 래커를 형성하는 방법을 도시하고 있다. 메시(mesh; 308)를 사용하여 내부 리드선(210) 상에 사선으로 표시된 그린 래커(306)를 도포한다. 그렇지 않으면, 내부 리드선(210)의 전체 표면 상에 그린 래커(306)를 도포할 수 있다. 그 후, 포토리소그래피(photolithography) 기술에 의해 습윤성 영역을 구성한다. 즉, 내부 리드선의 단자는 그 위에 도포된 습윤성 물질을 포함하며, 내부 리드선의 다른 부분은 그 위에 도포된 그린 래커를 포함한다.
인쇄 또는 디스펜스 방법을 사용하여 내부 리드선(210)의 단자 영역을 납, 플럭스와 같은 용접 물질로 도포할 수 있다. 또한 도 4, 6, 및 7에 도시되어 있듯이, 감결합 커패시터와 같은 장치(300a)를 전원 또는 접지 버스(220) 상에 배치할 수 있다. 다음 단계는, 도 5에 도시되어 있듯이, 모세관 현상(capillary effect)을 사용하여 테이프(222)와 칩(300) 사이에 화합물(compound; 310)을 채우는 화합물 주조 공정(compound molding process)이다. 도 6을 참조하여 설명하면, 제1 분리부(214)에서 리드프레임을 절단함으로써, 리드프레임(202)을 측면 레일(200)과 분리시킨다. 리드프레임(202)과 칩(300)으로 구성된 패키지는 현재의 JEDEC 테스팅 장치에 적합할 수 있다. 그 후 이러한 소자는 기능(function) 테스트 및 번-인(burn-in) 테스트에 의해 테스트된다. 제1 분리 공정 이후에 완성되는 제1 구조는 여전히 정렬 소자를 포함하며, 테스팅 장치의 소켓에 적합하게 끼워진다. 그 후에 제2 분리부(216)에서 리드프레임을 절단함으로써, 외부 리드선(208)을 패키지와 분리시키기 위한 제2 분리 공정이 실시된다. 리드프레임 상에 칩이 부착된 후, 최종 크기는 칩(300)의 크기와 유사하며, 이러한 구조를 CSP라 한다.
도 8a 내지 8b는 패키지의 후면을 도시한다. 이는 본 발명의 다른 실시예를 도시한다. 대부분의 소자는 전술한 실시예의 소자와 동일하며, 동일한 도면부호(label)에 의해 표시된다. 이들 실시예에서, 테이프(222)는 테이프(222)를 통과하는 복수의 개구(222b)를 가진다. 각 개구(222b)는 내부 리드선(210)의 단자를 노출시킨다. 따라서 도 8c에 도시되어 있는 바와 같이, 개구(222b)에 의해 리드프레임의 반대편 주 표면 상에 칩(300b)을 추가로 배설할 수 있다. 칩(300)과 칩(300b)이 하나의 메모리를 구성할 수 있으며, 하나의 논리 칩 또는 이들 칩 모두는 서로 다른 메모리로 리라우팅하는 것을 제외하고는 동일한 기능을 수행할 수 있다. 이들은 서로 다른 공정에서 형성되는 서로 다른 칩일 수도 있다. 그렇지 않으면, 하나는 능동 소자이며, 다른 하나는 능동 소자가 아닐 수 있다. 이러한 구조를 칩 패키지 상의 칩(chip on chip package) 구조로 간주할 수 있다. 칩에 의해 생성된 열은 리드선(210)을 통해 발산될 수 있지만, 종래의 칩 상의 칩 구조는 이러한 목적을 달성할 수 없었다. 또한 에폭시 등과 같은 다이 접착 물질(die attaching material)을 사용하여 후면을 마주보는 구조로 제1 칩(300) 상에 제2 칩(300c)을 스택할 수 있다. 다른 경우에, 이들 개구(222b)를 2개의 슬롯(222a)으로 대체할 수 있다. 각 내부 리드선(210)은 슬롯을 통해 노출된다. 실장(pack) 공정 동안에 서로 다른 표면 상의 칩 중의 하나가 α 입자 방사에 의해 간섭(interference)되면, 그 후 서로 다른 용해점을 가지는 납을 구비하는 리드프레임의 2개의 측면 상에 칩이 각각 배설된다. 마지막으로 화합물을 채우기 위한 언더-필링(under-filling) 공정이 실시된다. 실장 공정이 진행되는 동안 리드프레임의 양면 상의 칩 모두가 α 입자 방사에 의해 간섭된다고 가정하면, 형성 공정이 진행되는 동안 리드선이 없는 납 또는 다른 방사원을 사용한다.
도 9는 본 발명의 다른 실시예를 도시한다. 본 패키지는 리드프레임(902)의 제1 주 표면 상에 위치하며 솔더 범프(904)에 의해 리드프레임과 전기적으로 결합하는 제1 칩(900)을 포함한다. 제1 칩(900)은 플립 칩 방법에 의해 리드프레임(902) 상에 형성된다. 테이프(906)와 같은 점착성 물질이 리드프레임(902)의 제2 주 표면 상에 접착된다. 제1 칩(900), 솔더 범프(904) 및 리드프레임(902) 사이에 화합물(908)이 채워진다. 제2 칩(910)이 접착 물질(attaching material; 912)에 의해 제1 칩(900)의 상부 표면 상에 형성되며, 상기 제2 칩(910)은 도전성 와이어(914)를 사용하여 리드프레임과 전기적으로 결합된다. 제1 칩(900)은 제2 칩(910)에 비해 상대적으로 큰 크기를 가진다. 캡슐화 물질(encapsulating material; 916)이 제1 칩(900) 및 제2 칩(910)을 커버한다. 제2 칩(910)이 감광성(photosensitive) 칩인 경우에는, 화합물(908)을 그 공간에 채워 패키지를 경화(cure)시켜야 한다. 그 후 제2 칩(910)이 그 위에 부착된다. 다음 단계는 와이어 본딩에 의해 제2 칩(910)과 리드프레임(902)을 연결하는 것이다. 캡슐화 물질(916)은 투명한 물질로 구성되는 것이 바람직하다. 후면을 마주보는 구조의 경우에는, 리라우팅 공정을 생략할 수 있으며, 정면을 마주보는 구조의 실장 방법과 비교하여 경비를 절감할 수 있다.
도 10a는 본 발명의 또 다른 실시예를 도시한다. 본 실시예에 의한 패키지는 솔더 범프(104)에 의해 플렉시블 테이프(flexible tape) 또는 플렉시블 인쇄 배선 회로 기판(102)의 제1 주 표면과 전기적으로 결합하는 제1 칩(100)을 포함한다. 또한 제2 칩(106)은 솔더 범프(108)에 의해 플렉시블 테이프(102)의 제2 주 표면과 전기적으로 결합한다. 칩, 솔더 범프(104, 108) 및 플렉시블 테이프(102) 사이에 화합물이 채워진다. 리드선(110)과 같은 복수의 전기적 연결 부재가 플렉시블 테이프(102)의 에지와 연결된다. 2개의 칩이 정면을 마주보는 구조로 배치된다. 도 10a에 의한 실시예에 대하여 변경된 실시예가 도 10b에 도시되어 있다. 도 10a와 도 10b에 의한 실시예 사이의 차이는 접착 물질(108a)에 의해 제2 칩(106a)이 제1 칩(100) 상에 부착된다는 것이다. 제2 칩(106a)은 도전성 와이어(112)를 사용하여 리드선(110)과 전기적으로 연결된다. 이와 유사하게, 캡슐화 물질(114)은 제1 칩(100) 및 제2 칩(106a)을 커버한다.
도 11 및 도 12를 참조하여 설명하면, 3차원 실장을 위해 적어도 하나의 패키지가 다른 패키지 상에 스택될 수 있다. 이들 양 패키지의 리드선은 서로 연결된다. 모든 실시예에서 열을 발산하기 위한 커버(120)가 이들 패키지의 상부에 부착될 수 있다. 이러한 구조는 패키지의 열을 발산시키는데 있어서 효율적이다.
당업자들에게 공지되어 있듯이, 본 발명의 전술한 바람직한 실시예에 대하여 예시하고 있지만, 이는 본 발명을 제한하는 것은 아니다. 본 발명은 첨부된 특허청구범위의 본질 및 범위 내에 포함된 다양한 변경 및 유사한 배치를 포함하도록 의도되며, 이러한 특허청구범위는 상기 모든 변경 및 유사한 구조를 포함하는 가장 넓은 범위로 해석되어야 한다. 따라서 본 발명의 바람직한 실시예에 대하여 설명하고 있지만, 본 발명의 본질 및 범위를 벗어나지 않고 다양한 변경을 가할 수 있다는 것을 이해해야 한다.
본 발명은 플립 칩 기술을 사용하여, 그 위에서 스택되어 형성된 칩을 가지는 리드프레임 패키지를 제공하며, 칩 규모의 패키지(chip scale package)를 제공한다.

Claims (30)

  1. 복수의 플렉시블 연결 부재를 가지는 지지 봉;
    상기 지지 봉과 각각 연결되어 있는 외부 리드선―여기서 외부 리드선의 영역은 상기 리드프레임의 표면으로부터 일정 깊이만큼 들어가 상기 외부 리드선이 상기 리드프레임을 향하여 변형되도록 함―;
    상기 외부 리드선과 각각 연결되어 있는 내부 리드선;
    상기 외부 리드선의 주변 영역에 형성된 정렬 소자―여기서 정렬 소자의 하나의 단자는 상기 지지 봉과 연결되어 있음―; 및
    상기 내부 리드선에 부착하기 위해 상기 내부 리드선 아래에 부착된 점착성 물질
    을 포함하는 패키지용 리드프레임.
  2. 제1항에 있어서,
    상기 플렉시블 연결 부재가 측면 레일과 연결되어 있으며 외부로부터 힘이 가해지면 쿠션의 기능을 하여 가요성 변형(flexibly transfigure)되는 패키지용 리드프레임.
  3. 제1항에 있어서,
    상기 내부 리드선의 주변 영역에 정렬된 적어도 하나의 리드선을 추가로 포함하며, 상기 적어도 하나의 리드선의 양단은 상기 지지 봉과 연결되어 상기 내부 리드선을 감싸는 패키지용 리드프레임.
  4. 제3항에 있어서,
    상기 내부 리드선과 상기 점착성 물질 사이의 점착성 효율을 증가시키기 위해, 상기 적어도 하나의 리드선이 상기 내부 리드선의 폭보다 광폭인 광폭 부분을 구비하는 패키지용 리드프레임.
  5. 제4항에 있어서,
    상기 적어도 하나의 리드선이 전원 버스 또는 접지 버스로서의 기능을 수행하는 패키지용 리드프레임.
  6. 제5항에 있어서,
    상기 전원 버스, 접지 버스 또는 이들 모두의 상기 광폭 부분 상에 배치된 감결합 커패시터(decoupling capacitor)를 추가로 포함하는 패키지용 리드프레임.
  7. 제1항에 있어서,
    상기 점착성 물질이 테이프를 포함하는 패키지용 리드프레임.
  8. 제1항에 있어서,
    상기 내부 리드선의 단자는 그 위에 형성된 습윤성 물질을 포함하며, 상기 내부 리드선의 다른 부분은 그 위에 도포된 비습윤성 물질을 포함하는 패키지용 리드프레임.
  9. 제8항에 있어서,
    상기 비습윤성 물질은 그린 래커를 포함하는 패키지용 리드프레임.
  10. 제2항에 있어서,
    상기 각 외부 리드선이 그 위에 형성된 제1 분리부를 구비하여, 제1 분리 공정이 진행되는 동안 상기 측면 레일을 상기 리드프레임으로부터 분리시키는 패키지용 리드프레임.
  11. 제10항에 있어서,
    상기 제1 분리부가 V자 형태로 리세스된 제1 부분을 포함하는 패키지용 리드프레임.
  12. 제10항에 있어서,
    상기 제1 분리 공정 이후에 형성된 제1 구조는 상기 정렬 소자를 포함하며 테스팅 장치의 소켓에 적합하게 끼워지는 패키지용 리드프레임.
  13. 제1항에 있어서,
    상기 각 외부 리드선이 그 위에 형성된 제2 분리부를 구비하여, 제2 분리 공정이 진행되는 동안 상기 내부 리드선을 상기 외부 리드선과 분리시키는 패키지용 리드프레임.
  14. 제13항에 있어서,
    상기 제2 분리부가 V자 형태로 리세스된 제2 부분을 포함하는 패키지용 리드프레임.
  15. 제13항에 있어서,
    상기 제2 분리 공정 이후의 제2 구조는 칩과 유사한 크기를 가지는 패키지용 리드프레임.
  16. 리드선을 가지는 리드프레임;
    상기 리드선 아래의 영역에 부착된 점착성 물질;
    제1 도전성 범프에 의해 상기 리드프레임의 제1 주 표면과 연결되어 있으며, 상기 제1 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제1 칩―여기서 점착성 물질은 적어도 상기 제1 칩의 크기보다 큰 크기를 가짐―; 및
    상기 제1 칩, 상기 리드프레임 및 상기 제1 도전성 범프 사이에 채워지는 제1 화합물
    을 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 리드프레임 상에 위치하고 있으며 상기 리드선 중 2개의 리드선과 연결되어 있는 감결합 커패시터를 추가로 포함하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 점착성 물질이 테이프를 포함하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 제1 칩 상에 형성된 커버(cover)를 추가로 포함하는 반도체 패키지.
  20. 제16항에 있어서,
    상기 리드선의 단자를 노출시키기 위해 상기 점착성 물질이 복수의 개구를 구비하는 반도체 패키지.
  21. 제16항에 있어서,
    제2 도전성 범프에 의해 상기 복수의 개구를 통하여 상기 리드프레임의 제2 주 표면과 연결되어 있으며, 상기 제2 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제2 칩―여기서 제2 칩은 상기 제1 칩과 정면을 마주보는 구조로 배치됨―을 추가로 포함하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 제2 칩, 상기 리드프레임 및 상기 제2 도전성 범프 사이에 채워지는 제2 화합물을 추가로 포함하는 반도체 패키지.
  23. 제16항에 있어서,
    상기 리드선의 단자를 노출시키기 위해 상기 점착성 물질이 그 내부에 형성된 슬롯을 구비하는 반도체 패키지.
  24. 제16항에 있어서,
    상기 제2 도전성 범프에 의해 상기 슬롯을 통하여 상기 리드프레임의 제2 주 표면과 연결되어 있으며, 상기 제2 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제3 칩―여기서 제3 칩은 상기 제1 칩과 정면을 마주보는 구조로 배치됨―을 추가로 포함하는 반도체 패키지.
  25. 제24항에 있어서,
    상기 제3 칩, 상기 리드프레임 및 상기 제2 도전성 범프 사이에 채워지는 제2 화합물을 추가로 포함하는 반도체 패키지.
  26. 제25항에 있어서,
    접착 물질을 통해 상기 제1 칩 상에 부착된 제4 칩―여기서 제4 칩은 상기 제1 칩과 후면을 마주보는 구조로 배치됨―;
    상기 리드선과 전기적으로 결합하는 본딩 와이어; 및
    상기 제1 칩 및 상기 제4 칩 상에 형성된 캡슐화 물질
    을 추가로 포함하는 반도체 패키지.
  27. 플렉시블 인쇄 배선 회로 기판;
    상기 플렉시블 인쇄 배선 회로 기판의 에지에 형성된 리드선;
    제1 도전성 범프에 의해 상기 플렉시블 인쇄 배선 회로 기판의 제1 주 표면에 연결되어 있으며, 상기 제1 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제1 칩;
    상기 제1 칩, 상기 플렉시블 인쇄 배선 회로 기판, 및 상기 제1 도전성 범프 사이에 채워지는 제1 화합물;
    상기 제2 도전성 범프에 의해 상기 플렉시블 인쇄 배선 회로 기판의 제2 주 표면에 연결되어 있으며, 상기 제2 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제2 칩; 및
    상기 제2 칩, 상기 플렉시블 인쇄 배선 회로 기판, 및 상기 제2 도전성 범프 사이에 채워지는 제2 화합물
    을 포함하는 반도체 패키지.
  28. 플렉시블 인쇄 배선 회로 기판;
    상기 인쇄 배선 회로 기판의 에지에 형성된 리드선;
    상기 도전성 범프에 의해 상기 플렉시블 인쇄 배선 회로 기판의 제1 주 표면에 연결되어 있으며, 상기 도전성 범프를 통해 상기 리드선과 전기적으로 결합하는 제1 칩;
    상기 제1 칩, 상기 플렉시블 인쇄 배선 회로 기판, 및 상기 제1 도전성 범프 사이에 채워지는 화합물;
    접착 물질에 의해 상기 제1 칩 상에 부착된 제2 칩―여기서 제2 칩은 상기 제1 칩과 후면을 마주보는 구조로 배치됨―;
    상기 리드선과 전기적으로 결합하는 본딩 와이어; 및
    상기 제1 칩과 상기 제2 칩 상에 형성된 캡슐화 물질
    을 포함하는 반도체 패키지.
  29. 제1 리드선을 구비하는 제1 리드프레임;
    상기 제1 리드선 아래의 영역 상에 부착된 제1 점착성 물질;
    제1 도전성 범프에 의해 상기 제1 리드프레임과 연결되어 있으며, 상기 제1 도전성 범프를 통해 상기 제1 리드선과 전기적으로 결합하는 제1 칩―여기서 제1 점착성 물질은 적어도 상기 제1 칩의 크기보다 큰 크기를 가짐―;
    상기 제1 칩, 상기 제1 리드프레임 및 상기 제1 도전성 범프 사이에 채워지는 제1 화합물;
    제2 리드선을 구비하는 제2 리드프레임―여기서 제1 리드선은 제2 리드선과 연결됨―;
    상기 제2 리드선 아래의 영역에 부착된 제2 점착성 물질;
    제2 도전성 범프에 의해 상기 제2 리드프레임과 연결되어 있으며 상기 제2 도전성 범프를 통해 상기 제2 리드선과 전기적으로 결합하는 제2 칩―여기서 제2 점착성 물질은 적어도 상기 제2 칩의 크기보다 큰 크기를 가짐―; 및
    상기 제2 칩, 상기 제2 리드프레임 및 상기 제2 도전성 범프 사이에 채워지는 제2 화합물
    을 포함하는 반도체 패키지.
  30. 제29항에 있어서,
    상기 제2 칩 상에 형성된 커버를 추가로 포함하는 반도체 패키지.
KR1019990002951A 1999-01-29 1999-01-29 리드프레임 상에 스택된 칩을 가지는 반도체 패키지 KR20000052098A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990002951A KR20000052098A (ko) 1999-01-29 1999-01-29 리드프레임 상에 스택된 칩을 가지는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990002951A KR20000052098A (ko) 1999-01-29 1999-01-29 리드프레임 상에 스택된 칩을 가지는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20000052098A true KR20000052098A (ko) 2000-08-16

Family

ID=19572755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002951A KR20000052098A (ko) 1999-01-29 1999-01-29 리드프레임 상에 스택된 칩을 가지는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20000052098A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117936495A (zh) * 2024-03-25 2024-04-26 华羿微电子股份有限公司 一种半导体功率器件的封装组件及封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117936495A (zh) * 2024-03-25 2024-04-26 华羿微电子股份有限公司 一种半导体功率器件的封装组件及封装方法

Similar Documents

Publication Publication Date Title
US6307256B1 (en) Semiconductor package with a stacked chip on a leadframe
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US8653655B2 (en) Semiconductor device and manufacturing method thereof
US6562662B2 (en) Electronic package with bonded structure and method of making
US6208025B1 (en) Microelectronic component with rigid interposer
EP2362416B1 (en) Multi-die module
EP0670594B1 (en) Semiconductor package
EP0729180A2 (en) Packaging multi-chip modules without wirebond interconnection
KR100460062B1 (ko) 멀티 칩 패키지 및 그 제조 방법
US20030141582A1 (en) Stack type flip-chip package
US7928557B2 (en) Stacked package and method for manufacturing the package
JP2895022B2 (ja) チップスケールパッケージの製造方法
JP2001077294A (ja) 半導体装置
JP2012064991A (ja) フリップチップボンデッドパッケージ
JPH08250835A (ja) 金属バンプを有するｌｓｉパッケージの実装方法
KR20000052098A (ko) 리드프레임 상에 스택된 칩을 가지는 반도체 패키지
JP2002176069A (ja) 電気的接続端子の構造とその製造方法
JP2699932B2 (ja) 半導体装置
KR100328181B1 (ko) 플립칩이 스택된 패키지 및 그 제조방법
JP2822990B2 (ja) Ｃｓｐ型半導体装置
JP2000150764A (ja) リ―ドフレ―ムとこれを利用した積層チップ構造を有する半導体パッケ―ジ
JP3063733B2 (ja) 半導体パッケージ
KR20010068589A (ko) 칩 스캐일 스택 패키지
JP2000068399A (ja) 半導体装置
KR19990056724A (ko) 집적 회로 칩이 패키징 및 실장된 반도체 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid