KR20000051281A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 제 1 도전형의 반도체기판상에 전도층과 다수의 절연층의 복합구조인 소자격리층을 형성하는 공정과, 상기 소자격리층의 측벽에 산화막의 스페이서를 형성하는 공정과, 상기 스페이서의 측벽에 제 2 도전형의 다결정실리콘층을 형성하는 공정과, 상기 반도체 기판 및 상기 다결정실리콘층상에 게이트산화막을 형성하는 공정과, 상기 반도체 기판상 및 상기 다결정실리콘층의 측벽에 제 1 게이트를 형성하는 공정과, 상기 제 1 게이트상에 ONO층과 제 2 게이트를 수직적으로 적층 형성하는 공정을 구비한다. 따라서, 본 발명은 소스/드레인 과 제 1 게이트 와 소자절연층을 수직적으로 같은 높이에 위치함으로 리쏘그래피의 마진을 충분히 확보할 수 있는 잇점이 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히, 소자격리층 측벽에 형성된 도우핑된 다결정실리콘 스페이서(Spacer)가 플로팅게이트(Floating Gate)의 소스 및 드레인인 반도체 장치의 제조방법에 관한 것이다.
이하, 종래의 반도체 장치의 제조방법을 설명한다.
도 1은 종래 기술에 따른 반도체 장치의 레이 아웃(Layout)이다.
도 1을 참조하면, (10)은 소자격리층을 한정하는 LOCOS 패턴(Pattern)이고, (20)은
제 1 게이트인 FG(Floating Gate)패턴이고, (30)은 제 2 게이트인 CG(Control Gate)패턴이고, (40)은 SAS(Self-Aligned Source)패턴이고, (50)은 콘택(Contact)패턴이다. 그리고 X - X`방향으로의 단면도는 도 2 에 나타나있다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 장치의 제조 공정도이다.
도 2a를 참조하면, 소자의 활성영역과 격리영역을 한정하는 소자격리층(도시 안함)을 포함하는 P형의 반도체기판(11)표면에 게이트산화막과 제 1 전도층을 성장 또는 증착 형성한다. 이어서 리쏘그래피(Lithography)방법으로 제 1 게이트가 형성되는 부분에 형성된 레지스트막(101)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 제 1 게이트를 패터닝한다.
상기에서 게이트산화막(13)은 두께가 100Å 인 열산화한 실리콘산화막(SiO2)이며, 제 1 전도층(15)은 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)방법으로 증착된 두께가 2000Å 인 다결정실리콘(Polycrystalline Silicon)에 불순물 인(P)을 에너지 30 KeV , 도즈양(Dosage) 1.0 E 15 원자/㎠ 로 전면(Blanket) 이온주입을 함으로 형성된다.
도 2b를 참조하면, 레지스트막(101)을 제거한 후 반도체기판 표면전체에 ONO(Oxide -Nitride-Oxide)층(17) 과 제 2 전도층(19) 과 캡절연막(21)을 연속적으로 성장 또는 증착 형성한다. 이어서 리쏘그래피(Lithography)방법으로 제 2 게이트가 형성되는 부분에 형성된 레지스트막(103)을 형성한다.
상기에서 ONO층(17)은 실리콘산화막(SiO2)/실리콘질화막(Si3N4)/실리콘산화막(SiO2)의 복합구조(Composite Structure)의 유전물질(Dielectrics)로 실리콘산화막(SiO2)으로 환산한 두께는 TOx,effective= 200Å 이며, 제 2 전도층(19)은 인 시튜(In-Situ) CVD 방법으로 불순물이 도핑된 두께가 3000Å 인 다결정실리콘이며, 캡절연막은 CVD 방법으로 증착된 두께가 3000Å 인 실리콘산화막(SiO2)이다.
도 2c를 참조하면, 제 2 게이트가 형성되는 부분에 형성된 레지스트막(103)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 반도체기판상의 게이트산화막(도시 안함)을 노출시키며, 이어서 레지스트막(103)을 제거한 후 자기정렬(Self-Aligned) 이온주입방법으로 반도체기판 에 소스/드레인 영역을 형성한다.
상기에서 플라즈마 에칭으로 캡절연막(21)인 실리콘산화막(SiO2) 및 제 2 전도층(19)인 다결정실리콘(Polycrystalline Silicon) 및 ONO층(17)을 제거하고, 이어서 제 1 전도층을 제거한다. 반도체기판 내로 에너지 30 KeV, 도즈양(Dosage) 1.0 E 15 원자/㎠를 갖는 비소(As) 또는 인(P)을 이온주입하여 소스/드레인 형성영역에 N+ 영역(23)을 형성한다. 제 2 게이트(19)는 콘트롤게이트(Control Gate)가 되며, 제 1 게이트(15)는 플로팅게이트(Floating Gate)가 되며, 제 1 게이트(15)와 제 2 게이트(19)사이에 ONO층(17)이 개재하며, 반도체기판(11)과 제 1 게이트(15)사이에 게이트산화막(13)이 개재하며, 제 2 게이트(19)상에 캡산화막(21)이 형성된다. 제 1 게이트와 제 2 게이트는 수직적(Vertically)으로 적층(Stacked)된 구조를 이루며, 상기 구조의 양측(Both Sides)에 소스/드레인이 형성된다.
상술한 종래 기술에 따른 반도체 장치는 소스/드레인 형성 이후 공정(Subsequent Process)에서 단차의 높아짐으로 인하여 리쏘그래피(Lithography)공정 시 상부(Upper Portion) 과 하부(Lower Portion)의 초점(Focus)을 동시에 만족하는 리쏘그래피공정의 마진(Margin)감소 등의 어려운 문제점이 있었다.
따라서 본 발명의 목적은 리쏘그래피공정의 마진을 증가할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체기판상에 전도층과 다수의 절연층의 복합구조인 소자격리층을 형성하는 공정과, 상기 소자격리층의 측벽에 산화막의 스페이서를 형성하는 공정과, 상기 스페이서의 측벽에 제 2 도전형의 다결정실리콘층을 형성하는 공정과, 상기 반도체 기판 및 상기 다결정실리콘층상에 게이트산화막을 형성하는 공정과, 상기 반도체 기판상 및 상기 다결정실리콘층의 측벽에 제 1 게이트를 형성하는 공정과, 상기 제 1 게이트상에 ONO층과 제 2 게이트를 수직적으로 적층 형성하는 공정을 구비한다.
도 1은 종래 기술에 따른 반도체 장치의 레이 아웃(Layout)이다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 장치의 제조 공정도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 장치의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 장치의 제조 공정도이다.
도 3a를 참조하면, 얇은 두께의 실리콘산화막(SiO2)(도시 안함)이 형성된 P형의 반도체기판(61)표면 전체에 제 1 전도층(62) 및 제 1 절연층(63) 및 제 2 절연층(64)을 증착 형성한다. 이어서 리쏘그래피(Lithography)방법으로 제 1 트랜지스터 형성영역이외 부분에 레지스트막(201)을 형성한다.
상기에서 제 1 전도층은 불순물이 도핑된 두께 2000Å 내지 4000Å인 다결정실리콘 (Polycrystalline Silicon)이며, 제 1 절연층은 두께 500Å 내지 800Å인 실리콘산화막(SiO2)이며, 제 2 절연층은 두께 2000Å 내지 3000Å인 실리콘질화막(Si3N4)이다.
도 3b를 참조하면, 레지스트막(201)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 반도체기판 표면의 실리콘(Silicon)을 노출시킨다. 이어서 레지스트막(201)을 제거한 후 각각 (62a)(63a)(64a) 및 (62b)(63b)(64b)의 측벽(Sidewall)에 제 3 절연층 (65a)(65b)을 형성한다. 이어서 제 2 전도층(67)을 반도체기판 전체에 증착 형성한다.
상기에서 반도체기판 전체에 CVD 방법으로 증착된 두께 1500Å 내지 2000Å인 실리콘산화막 (SiO2)을 플라즈마 RIE(Reactive Ion Etching, 이하 RIE 이라 칭함)방법으로 에치-백(Etch-Back)하여 각각 (62a)(63a)(64a) 및 (62b)(63b)(64b)의 측벽(Sidewall)에 제 3 절연층 (65a)(65b)을 형성한다. 상기 제 3 절연층(65a)(65b)으로 각각 (62a)(63a)(64a) 및 (62b)(63b)(64b)을 절연한다(Insulated). 제 2 전도층(67)은 불순물 인(P)이 고농도로 도핑된(Heavily Doped) 두께 3000Å 내지 4000Å인 다결정실리콘(Polycrystalline Silicon)이다. (62a)(63a)(64a) 및 (62b)(63b)(64b)은 소자활성영역을 한정하는 소자격리층이다.
도 3c를 참조하면, 제 2 전도층(67)을 플라즈마 RIE 방법으로 에치-백(Etch-Back)하여 각각 (62a)(63a)(64a)(65a) 및 (62b)(63b)(64b)(65b)의 측벽(Sidewall)에 제 2 전도층 (69a)(69b)을 형성한다. 이어서 반도체기판을 열산화하여 반도체기판 및 제 2 전도층(69a)(69b) 표면에 게이트산화막(Gate Oxide, 71)을 형성한다. 이어서
제 3 전도층(73)을 반도체기판 전체에 증착 형성한다.
상기에서 (64a) 및 (64b)은 산화방지물질(Oxidation Resistant Material)인 실리콘질화막(Si3N4)으로 열산화한 게이트산화막(71)이 형성되지 않으며, 제 3 전도층(73)은 불순물이 고농도로 도핑된(Heavily Doped) 두께 3000Å내지 4000Å인 다결정실리콘(Polycrystalline Silicon)이다.
도 3d를 참조하면, 제 3 전도층(73)을 플라즈마 RIE 방법으로 에치-백(Etch-Back)하여 제 1 트랜지스터 형성영역의 구루브(Groove)내에 제 1 게이트(74)를 형성한다. 이어서 반도체기판표면 전체에 ONO 층(75) 과 제 4 전도층(77) 과 캡절연막(도시 안함)을 연속적으로 성장 또는 증착 형성한다. 이어서 리쏘그래피(Lithography)방법으로 제 2 게이트가 형성되는 부분에 형성된 레지스트막(301)을 형성한다.
상기에서 제 1 게이트(74)은 FG(Floating Gate)이며, 제 2 전도층(69a)(69b)은 제 1 게이트(74)의 소스 및 드레인 영역이고, 게이트산화막(71)은 제 1 게이트(74)의 게이트 산화막이다. ONO층(75)은 실리콘산화막(SiO2)/실리콘질화막(Si3N4)/실리콘산화막(SiO2)의 복합구조(Composite Structure)의 유전물질(Dielectrics)로 실리콘산화막(SiO2)으로 환산한 두께는 TOx,effective= 200Å 이며, 제 4 전도층(77)은 인 시튜(In-Situ) CVD 방법으로 불순물이 도핑된 두께가 3000Å 내지 4000Å 인 다결정실리콘이며, 캡절연막은 CVD 방법으로 증착된 두께가 3000Å 내지 4000Å 인 실리콘산화막(SiO2)이다.
도 3e를 참조하면, 제 2 게이트가 형성되는 부분에 형성된 레지스트막(301)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제 4 전도층(77) 과 ONO층(75)을 제거한다. 이어서 레지스트막(301)을 제거하여 제 2 게이트(78) 과 제 1 게이트와 제 2 게이트 간에 개재된 ONO (Oxide-Nitride-Oxide, 76)층을 형성한다.
상기에서 제 2 게이트(78)는 CG(Control Gate)이며, 인터폴리 절연물질(Inter-Poly Dielectrics)인 ONO층(76)은 제 2 게이트(78)와 제 1 게이트(74)사이에 개재한다.
반도체기판(61)과 제 1 게이트(74)사이에 게이트산화막(71)이 개재하며, 제 2 게이트(78)상에 캡산화막(도시 안함)이 형성된다. 제 1 게이트와 제 2 게이트는 수직적(Vertically)으로 적층(Stacked)된 구조를 이루며, 상기 구조의 양측(Both Sides)에 소스/드레인이 형성된다. 소자격리층으로 사용하는 복합구조인 (62a)(63a)(64a) 및 (62b)(63b)(64b)에서 전도층인 (62a) 와 (62b)는 CG(Control Gate)인 제 2 게이트(78)에 인가된 바이어스로, 인접한 드레인((69a)(69b)사이에 턴온(Turn-On)이 되는 경우를 방지하기 위하여 제 2 게이트(78)에서 반도체 기판으로 가해지는 전장(Electric Field)을 중간의 실딩플레이트(Shielding Plate)로 차폐시키며, 상기 전도층인 (62a)(62b)가 실딩플레이트의 기능을 한다.
층간절연층 과 콘택 과 메탈층은 통상의 잘 알려진 방법으로 진행하여 상기 반도체장치를 제작한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법은 제 1 도전형의 반도체기판상에 전도층과 다수의 절연층의 복합구조인 소자격리층을 형성하며, 상기 소자격리층의 측벽에 산화막의 스페이서를 형성하며, 상기 스페이서의 측벽에 제 2 도전형의 다결정실리콘층을 형성하며, 상기 반도체 기판 및 상기 다결정실리콘층상에 게이트산화막을 형성하며, 상기 반도체 기판상 및 상기 다결정실리콘층의 측벽에 제 1 게이트를 형성하며, 상기 제 1 게이트상에 ONO층과 제 2 게이트를 수직적으로 적층 형성한다.
따라서, 본 발명은 소스/드레인 과 제 1 게이트 와 소자절연층을 수직적으로 같은 높이에 위치함으로 리쏘그래피의 마진을 충분히 확보할 수 있는 잇점이 있다.
Claims (3)
- 제 1 도전형의 반도체기판상에 전도층과 다수의 절연층의 복합구조인 소자격리층을 형성하는 공정과,상기 소자격리층의 측벽에 산화막의 스페이서를 형성하는 공정과,상기 스페이서의 측벽에 제 2 도전형의 다결정실리콘층을 형성하는 공정과,상기 반도체 기판 및 상기 다결정실리콘층상에 게이트산화막을 형성하는 공정과,상기 반도체 기판상 및 상기 다결정실리콘층의 측벽에 제 1 게이트를 형성하는 공정과,상기 제 1 게이트상에 ONO층과 제 2 게이트를 수직적으로 적층 형성하는 공정을 구비하는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 상기 전도층은 제 2 도전형의 다결정실리콘층으로 실딩플레이트로 사용하는 반도체 장치의 제조방법.
- 청구항 1항에 있어서, 상기 다수의 절연층의 상부는 산화방지물질로 사용하는 반도체 장치의 제조방법.
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1999
- 1999-01-20 KR KR10-1999-0001626A patent/KR100505395B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100554160B1 (ko) * | 2003-11-20 | 2006-02-22 | 학교법인 포항공과대학교 | 반도체 소자 및 그 제조방법 |
| KR100643468B1 (ko) * | 2005-12-01 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100505395B1 (ko) | 2005-08-04 |
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