KR20000046782A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 커패시터의 하부전극과 모스 트랜지스터의 게이트를 동시에 형성함과 아울러 상기 커패시터의 상부전극과 게이트의 상부에 더미 패턴을 형성한 후, 이후의 공정에서 게이트 상부의 더미 패턴을 제거하여 제조공정을 단순화하는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the gate electrode of the capacitor and the gate of the MOS transistor are simultaneously formed, and a dummy pattern is formed on the capacitor electrode and the gate. The present invention relates to a semiconductor device manufacturing method suitable for simplifying the manufacturing process by removing the dummy pattern.
일반적으로, 커패시터와 모스 트랜지스터를 포함하는 반도체 장치에서, 커패시터는 집적도향상을 위해 필드산화막의 상부에 형성하며, 서로 구조가 다른 커패시터와 모스 트랜지스터를 동시에 제조할 수 있어야 제조공정을 단순화할 수 있으며, 이와 같은 종래 반도체 장치의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, in a semiconductor device including a capacitor and a MOS transistor, the capacitor is formed on the top of the field oxide layer to improve the integration degree, and the capacitor and the MOS transistor having different structures can be manufactured at the same time to simplify the manufacturing process. The conventional method for manufacturing a semiconductor device will be described in detail with reference to the accompanying drawings.
도1a 내지 도1e는 종래 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성한 후, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 패드산화막(3), 다결정실리콘, 유전막을 순차적으로 증착한 다음, 상기 유전막과 다결정실리콘을 패터닝하여 상기 필드산화막(2)의 상부에 적층된 커패시터 하부전극(4)과 유전막(5)을 형성하는 단계(도1a)와; 상기 구조의 상부에 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유전막(5)의 상부에 커패시터 상부전극(6)을 형성함과 아울러 기판(1)의 상부측 패드산화막(3)의 상부에 게이트전극(7)을 형성하는 단계(도1b)와; 상기 게이트전극(7) 측면 기판하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(8)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 산화막(9)을 증착하는 단계(도1d)와; 상기 산화막(9)을 건식식각하여 상기 게이트전극(7), 하부전극(4) 및 상부전극(6)의 측면에 측벽(9)을 형성한 후, 상기 게이트전극(7)의 측면에 형성한 측벽(9)의 측면 기판(1)하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(10)을 형성하는 단계(도1e)로 구성된다.1A to 1E are cross-sectional views of a manufacturing process of a conventional semiconductor device. As shown in FIG. 1, the field oxide film 2 is formed on the substrate 1, and then the upper portion of the substrate 1 on which the field oxide film 2 is formed. The pad oxide film 3, the polysilicon, and the dielectric film are sequentially deposited on the entire surface, and then the dielectric film and the polysilicon are patterned to form the capacitor lower electrode 4 and the dielectric film 5 stacked on the field oxide film 2. Forming step (FIG. 1A); Polycrystalline silicon is deposited on the structure and patterned through a photolithography process to form a capacitor upper electrode 6 on the dielectric film 5 and to form an upper pad oxide film 3 on the substrate 1. Forming a gate electrode 7 thereon (FIG. 1B); Implanting impurity ions under the substrate on the side of the gate electrode (7) to form a low concentration source and drain (8); Depositing an oxide film (9) on the top surface of the structure (FIG. 1D); The oxide layer 9 is dry-etched to form sidewalls 9 on the side surfaces of the gate electrode 7, the lower electrode 4, and the upper electrode 6, and then formed on the side surfaces of the gate electrode 7. And implanting impurity ions under the side substrate 1 of the sidewall 9 to form a high concentration source and drain 10 (FIG. 1E).
이하, 상기와 같은 종래 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing a conventional semiconductor device as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 사진식각공정을 통해 기판(1)에 트랜치구조를 형성한 후, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 상기 트랜치구조가 채워질 정도로 충분히 두껍게 증착하고, 그 산화막을 평탄화하여 필드산화막(2)을 형성한다.First, as shown in FIG. 1A, a trench structure is formed on the substrate 1 through a photolithography process, and then an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed to be thick enough to fill the trench structure. Then, the oxide film is flattened to form the field oxide film 2.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 패드산화막(3), 다결정실리콘, 유전막을 순차적으로 증착하고, 사진식각공정을 통해 상기 유전막과 다결정실리콘을 패터닝하여 상기 형성한 필드산화막(2)의 상부에 위치하는 커패시터의 하부전극(4)과 그 커패시터 하부전극(4)의 상부에 위치하는 유전막(5)을 형성한다.Next, the pad oxide film 3, the polysilicon, and the dielectric film are sequentially deposited on the upper surface of the substrate 1 on which the field oxide film 2 is formed, and the dielectric film and the polycrystalline silicon are patterned through a photolithography process. The lower electrode 4 of the capacitor located above the field oxide film 2 and the dielectric film 5 located above the capacitor lower electrode 4 are formed.
그 다음, 도1b에 도시한 바와 같이 상기 유전막(5)과 패드산화막(3)의 상부전면에 다결정실리콘을 증착하고, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 유전막(5)의 상부에 커패시터 하부전극(4) 보다 크기가 작은 커패시터의 상부전극(6)을 형성한다.Next, as shown in FIG. 1B, polycrystalline silicon is deposited on the upper surfaces of the dielectric film 5 and the pad oxide film 3, and the polycrystalline silicon is patterned through a photolithography process to form the polysilicon on the dielectric film 5. The upper electrode 6 of the capacitor having a smaller size than the capacitor lower electrode 4 is formed.
이와 동시에 상기 기판(1)의 중앙상부 영역의 패드산화막(3) 상부에 게이트전극(7)을 형성한다.At the same time, the gate electrode 7 is formed on the pad oxide film 3 in the central upper region of the substrate 1.
그 다음, 도1c에 도시한 바와 같이 상기 게이트전극(7)의 측면 기판(1) 하부에 불순물 이온을 주입하여 저농도 소스 및 드레인(8)을 형성한다.Next, as shown in FIG. 1C, impurity ions are implanted into the lower side substrate 1 of the gate electrode 7 to form a low concentration source and drain 8.
그 다음, 도1d에 도시한 바와 같이 상기 게이트전극(7)이 형성된 패드산화막(3)의 상부전면과 상기 하부전극(4), 유전막(5), 상부전극(6)이 형성된 필드산화막(2)의 상부전면에 산화막(9)을 증착한다.Next, as shown in FIG. 1D, the upper front surface of the pad oxide film 3 on which the gate electrode 7 is formed, the field oxide film 2 on which the lower electrode 4, the dielectric film 5, and the upper electrode 6 are formed. The oxide film 9 is deposited on the upper surface of the ().
그 다음, 도1e에 도시한 바와 같이 상기 산화막(9)을 건식식각하여 상기 게이트전극(7)의 측면에 LDD구조의 소스 및 드레인 형성을 위한 측벽(9)을 형성한다. 이때, 상기 커패시터의 하부전극(4)과 상부전극(6)의 측면에도 측벽(9)이 형성된다.Next, as shown in FIG. 1E, the oxide layer 9 is dry-etched to form sidewalls 9 for source and drain formation of the LDD structure on the side of the gate electrode 7. At this time, sidewalls 9 are also formed on the side surfaces of the lower electrode 4 and the upper electrode 6 of the capacitor.
그 다음, 상기 게이트전극(7)의 측면에 형성된 측벽(9)의 측면 기판(1) 하부에 고농도 불순물 이온을 주입하여 고농도 소스 및 드레인(10)을 형성하게 된다.Next, a high concentration of impurity ions are implanted into the lower portion of the side substrate 1 of the sidewall 9 formed on the side of the gate electrode 7 to form a high concentration source and drain 10.
이와 같은 과정에서, 상기 산화막(9)을 건식식각할 때 상기 게이트전극(7)의 측면 기판(1)하부에 형성된 저농도 소스 및 드래인(8)의 상부측에 손상을 줄수 있으며, 이와 같이 손상이 발생하는 경우, 고농도 소스 및 드레인(10)을 형성한 후, 금속배선을 형성할 때 그 금속배선과 고농도 소스 및 드레인(10)의 접합특성이 저하될 수 있으며, 누설전류가 발생할 수 있다.In this process, when the oxide film 9 is dry etched, damage may occur to the upper side of the low concentration source and the drain 8 formed under the side substrate 1 of the gate electrode 7. When this occurs, after forming the high concentration source and drain 10, when forming the metal wiring, the bonding characteristics of the metal wiring and the high concentration source and drain 10 may be degraded, leakage current may occur.
상기한 바와 같이 종래 반도체 장치 제조방법은 제조공정이 복잡하고, 산화막 측벽을 형성하는 과정에서 기판에 손상을 주어 누설전류가 발생되는 문제점이 있었다.As described above, the conventional semiconductor device manufacturing method has a problem in that the manufacturing process is complicated and the leakage current is generated by damaging the substrate in the process of forming the oxide sidewall.
이와 같은 문제점을 감안한 본 발명은 커패시터와 모스 트랜지스터를 포함하는 반도체장치의 공정을 단순화하고, 모스 트랜지스터 게이트측벽을 형성하는 과정에서 기판이 손상됨을 방지할 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a semiconductor device manufacturing method which can simplify a process of a semiconductor device including a capacitor and a MOS transistor, and prevent the substrate from being damaged in the process of forming the MOS transistor gate side wall. have.
도1a 내지 도1e는 종래 반도체 장치의 제조공정 수순단면도.1A to 1E are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도2a 내지 도2e는 본 발명 반도체 장치의 제조공정 수순단면도.2A to 2E are cross-sectional views of a manufacturing process of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
11:기판 12:필드산화막11: Substrate 12: Field oxide film
13:게이트산화막 14,16:다결정실리콘13: gate oxide film 14, 16: polycrystalline silicon
15:유전막 17:상부전극15: dielectric film 17: upper electrode
18:더미게이트 19:저농도 소스 및 드레인18: Dummy gate 19: Low concentration source and drain
20:측벽 21:하부전극20: side wall 21: lower electrode
22:게이트전극 23:고농도 소스 및 드레인22: gate electrode 23: high concentration source and drain
상기와 같은 목적은 필드산화막이 형성된 기판의 상부에 게이트산화막, 제 1다결정실리콘, 유전막, 제 2다결정실리콘을 순차적으로 증착하고, 상기 제 2다결정실리콘을 패터닝하여 상기 필드산화막의 상부영역에 커패시터 상부전극을 형성함과 아울러 기판의 중앙상부에 더미게이트패턴을 형성하는 상부전극 및 게이트영역 설정단계와; 불순물 이온주입을 통해 상기 더미게이트패턴의 측면 기판 하부영역에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 커패시터 상부전극 및 더미게이트패턴의 측면에 산화막 측벽을 형성하고, 사진식각공정을 통해 유전막과 제 1다결정실리콘을 식각하여 상기 측벽이 형성된 커패시터 상부전극 및 그 측면의 측벽 하부에 위치하는 유전막과 커패시터 하부전극을 형성함과 아울러 상기 더미게이트패턴을 제거하고, 그 하부에 게이트전극을 형성하는 커패시터 및 게이트전극 형성단계와; 상기 게이트의 측면 기판 하부에 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose is to deposit a gate oxide film, a first polysilicon, a dielectric film, and a second polysilicon on the substrate on which the field oxide film is formed, and pattern the second polysilicon to sequentially form a capacitor on the upper region of the field oxide film. An upper electrode and a gate region setting step of forming an electrode and forming a dummy gate pattern on the center of the substrate; A low concentration source and drain forming step of forming a low concentration source and a drain in the lower region of the side substrate of the dummy gate pattern by implanting impurity ions; An oxide film sidewall is formed on side surfaces of the capacitor upper electrode and the dummy gate pattern, and the dielectric film and the first polysilicon are etched through a photolithography process, and the capacitor upper electrode and the dielectric film and capacitor positioned below the sidewall of the capacitor are formed. Forming a lower electrode, removing the dummy gate pattern, and forming a gate electrode under the capacitor and the gate electrode; This is achieved by configuring a high concentration source and drain forming step of forming a high concentration source and drain under the side substrate of the gate, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2e는 본 발명 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(11)에 필드산화막(12)을 형성하고, 상기 필드산화막(12)이 형성된 기판(11)의 상부전면에 게이트산화막(13), 다결정실리콘(14), 유전막(15), 다결정실리콘(16)을 순차적으로 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 증착된 다결정실리콘(16)을 패터닝하여 상기 필드산화막(2)의 상부측에 커패시터 상부전극(17)을 형성함과 아울러 기판(1)의 상부중앙영역 상부에 더미게이트(18)를 형성한 후, 상기 더미게이트(18)의 측면 기판(1)하부에 불순물이온을 주입하여 저농도 소스 및 드레인(19)을 형성하는 단계(도2b)와; 상기 더미게이트(18) 및 상부전극(17)의 측면에 측벽(20)을 형성하는 단계(도2c)와; 상기 상부전극(17)과 그 상부전극 측면의 측벽(20)상에 위치하는 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR) 패턴 및 상기 게이트전극(17)의 측면에 형성된 측벽(20)을 식각마스크로 하는 식각공정으로, 상기 유전막(15)과 그 하부의 다결정실리콘(14)을 선택적으로 식각하여 커패시터의 유전막(15)과, 커패시터 하부전극(21)을 형성함과 아울러 상기 더미게이트(18)을 제거하고, 그 하부에 게이트전극(22)을 형성하는 단계(도2d)와; 상기 포토레지스트(PR) 패턴을 제거하고, 상기 게이트전극(22)의 측면 기판하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(23)을 형성하는 단계(도2e)로 구성된다.2A through 2E are cross-sectional views of a manufacturing process of the semiconductor device according to the present invention, in which a field oxide film 12 is formed on a substrate 11 and an upper portion of the substrate 11 having the field oxide film 12 formed thereon. Sequentially depositing a gate oxide film 13, a polycrystalline silicon 14, a dielectric film 15, and a polysilicon 16 on the front surface (FIG. 2A); The deposited polycrystalline silicon 16 is patterned through a photolithography process to form a capacitor upper electrode 17 on the upper side of the field oxide film 2, and a dummy gate on the upper central region of the substrate 1. 18) and then implanting impurity ions under the side substrate (1) of the dummy gate (18) to form a low concentration source and drain (19); Forming sidewalls 20 on the sides of the dummy gate 18 and the upper electrode 17 (FIG. 2C); A photoresist pattern (PR) pattern is formed on the upper electrode (17) and the sidewall (20) of the side surface of the upper electrode, and the photoresist (PR) pattern and sidewalls formed on the side surface of the gate electrode (17) In the etching process using 20 as an etching mask, the dielectric layer 15 and the polysilicon 14 under the substrate are selectively etched to form the dielectric layer 15 of the capacitor and the lower electrode 21 of the capacitor. Removing the dummy gate 18 and forming a gate electrode 22 thereunder (FIG. 2D); The photoresist PR pattern is removed, and a high concentration source and drain 23 are formed by implanting impurity ions into the lower side substrate of the gate electrode 22 (FIG. 2E).
이하, 상기와 같은 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, the method of manufacturing the semiconductor device of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(11)의 상부에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(11)의 상부전면에 산화막을 증착하고, 평탄화하여 필드산화막(12)을 형성한다.First, as shown in FIG. 2A, a trench structure is formed on the substrate 11 through a photolithography process, an oxide film is deposited on the upper surface of the substrate 11 on which the trench structure is formed, and planarized to form a field oxide film ( 12) form.
그 다음, 상기 필드산화막(12)이 형성된 기판(1)의 상부전면에 게이트산화막(13), 다결정실리콘(14), 유전막(15), 다결정실리콘(16)을 순차적으로 증착한다.Next, the gate oxide film 13, the polysilicon 14, the dielectric film 15, and the polysilicon 16 are sequentially deposited on the upper surface of the substrate 1 on which the field oxide film 12 is formed.
그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 상기 다결정실리콘(16)을 패터닝하여 커패시터의 형성위치인 상기 필드산화막(12)의 상부측에 위치하는 커패시터 상부전극(17)을 형성함과 아울러 모스 트랜지스터의 게이트 형성위치인 기판(1)의 중앙상부측에 실제 게이트의 크기보다 작은 더미게이트(18)를 형성한다.Next, as shown in FIG. 2B, the polysilicon 16 is patterned through a photolithography process to form a capacitor upper electrode 17 positioned on the upper side of the field oxide film 12, which is a capacitor formation position. In addition, a dummy gate 18 smaller than the actual gate size is formed on the center upper side of the substrate 1, which is a gate forming position of the MOS transistor.
그 다음, 상기 유전막(15), 다결정실리콘(14), 게이트산화막(13)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 더미게이트(18)의 측면 기판하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(19)을 형성한다.Next, in the ion implantation process using the dielectric layer 15, the polysilicon 14, and the gate oxide layer 13 as ion implantation buffers, ion source is implanted under the side substrate of the dummy gate 18 to form a low concentration source. And a drain 19.
그 다음, 도2c에 도시한 바와 같이 상기 상부전극(17)과 더미게이트(18)가 그 상부에 위치하는 유전막(15)의 상부전면에 산화막을 증착하고, 건식식각하여 상기 더미게이트(18)와 상부전극(17)의 측면에 측벽(20)을 형성한다.Next, as shown in FIG. 2C, an oxide film is deposited on the upper surface of the dielectric film 15 having the upper electrode 17 and the dummy gate 18 positioned thereon, and dry-etched to form the dummy gate 18. And a sidewall 20 is formed on the side of the upper electrode 17.
그 다음, 도2d에 도시한 바와 같이 상기의 구조 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 상부전극(17)과 그 상부전극 측면의 측벽(20)상부 및 그 주변부에 위치하는 포토레지스트(PR) 패턴을 형성한다.Then, as shown in FIG. 2D, photoresist (PR) is applied to the upper surface of the structure, and exposed and developed so that the upper electrode 17 and the upper sidewall 20 and its periphery of the side surface of the upper electrode 17 are exposed. A photoresist PR pattern is formed.
그 다음, 그 포토레지스트(PR) 패턴 및 상기 게이트전극(17)의 측면에 형성된 측벽(20)을 식각마스크로 하는 식각공정으로, 상기 유전막(15)과 그 하부의 다결정실리콘(14)을 순차적으로 식각하여 상기 포토레지스트(PR) 패턴으로 마스킹되는 커패시터의 유전막(15)과, 커패시터 하부전극(21)을 형성한다.Next, an etching process is performed using the photoresist pattern and the sidewall 20 formed on the side surface of the gate electrode 17 as an etching mask. Etching to form a dielectric layer 15 and a capacitor lower electrode 21 of the capacitor masked in the photoresist PR pattern.
이때, 상기 더미게이트(18)는 상기 커패시터의 하부전극(21) 형성을 위한 다결정실리콘(14)의 식각공정에서 식각되어, 그 하부의 유전막(15)이 노출되며, 그 유전막(15)과 상기 더미게이트(18)의 측면에 형성한 측벽(20)에 의해 마스킹되는 영역의 하부에 다결정실리콘(14)을 잔존시킴으로써, 게이트전극(22)을 형성하게 된다.In this case, the dummy gate 18 is etched in the etching process of the polysilicon 14 for forming the lower electrode 21 of the capacitor, thereby exposing the dielectric layer 15 below the dielectric gate 15 and the dielectric layer 15. The gate electrode 22 is formed by remaining the polysilicon 14 under the region masked by the sidewall 20 formed on the side of the dummy gate 18.
그 다음, 도2e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 상기 게이트전극(22)의 측면 기판하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(23)을 형성한다.Next, as shown in FIG. 2E, the photoresist PR pattern is removed and impurity ions are implanted under the side substrate of the gate electrode 22 to form a high concentration source and drain 23.
상기한 바와 같이 본 발명 반도체 장치 제조방법은 커패시터와 모스 트랜지스터의 게이트를 1회의 증착공정과 2회의 식각공정을 통해 형성함으로써, 공정단계를 단순화하여 제조비용을 절감하는 효과와 아울러 더미게이트 패턴을 이용하여 LDD구조의 소스 및 드레인 형성을 위한 측벽을 기판에 접촉되지 않고, 게이트의 상부에 위치하도록 형성함으로써, 식각에 의한 기판의 손상을 방지하여 반도체 장치의 특성이 열화되는 것을 방지하는 효과가 있다.As described above, the method of manufacturing a semiconductor device according to the present invention forms a gate of a capacitor and a MOS transistor through one deposition process and two etching processes, thereby simplifying the process step to reduce manufacturing costs and using a dummy gate pattern. Therefore, the sidewalls for forming the source and the drain of the LDD structure are formed so as not to be in contact with the substrate but positioned above the gate, thereby preventing damage to the substrate due to etching, thereby preventing deterioration of characteristics of the semiconductor device.
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