KR100307536B1 - Manufacturing method for cell transistor in dram - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 238000000206 photolithography Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Abstract
본 발명은 디램의 셀트랜지스터 제조방법에 관한 것으로, 종래 디램의 셀트랜지스터 제조방법은 셀트랜지스터의 게이트와 플러그형성공정을 분리하여 게이트측벽의 두께에 의해 플러그의 특성이 결정되어 공정마진의 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 게이트산화막과 제1다결정실리콘을 순차적으로 증착하고, 그 제1다결정실리콘의 상부에 게이트산화막의 중앙상부에서 두께가 상대적으로 두꺼운 제1산화막 패턴을 형성하는 단계와; 상기 제1산화막 패턴의 단차를 이용한 이온주입공정으로 상기 산화막의 두께가 상대적으로 두꺼운 영역의 측면 기판하부에 소스 및 드레인을 형성하는 단계와; 상기 제1산화막 패턴의 두께가 상대적으로 두꺼운 영역의 측면에 질화막 측벽을 형성하는 단계와; 사진식각공정을 통해 상기 질화막 측벽의 측면에 위치하는 제1산화막 패턴의 두께가 상대적으로 얇은 부분과 게이트산화막을 식각하여 상기 소스 및 드레인의 일부를 노출시키는 단계와; 상기 구조의 상부전면에 산화막을 증착하고 패터닝하여 상기 소스 및 드레인의 상부에 위치하는 제2산화막 패턴을 형성하는 단계와; 상기 제1 및 제2산화막 패턴을 선택적으로 제거하여, 상기 다결정실리콘과 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 다결정실리콘의 상부에 위치하는 게이트산화막과 상기 소스 및 드레인의 상부에 위치하는 플러그를 동시에 형성하는 단계로 구성함으로써, 다결정실리콘과 플러그를 동시에 형성함으로써 공정마진을 확보하는 효과가 있다.The present invention relates to a method of manufacturing a cell transistor of a DRAM, and the conventional method of manufacturing a cell transistor of a DRAM separates a gate forming process and a plug forming process of a cell transistor, so that the plug characteristics are determined by the thickness of the gate side wall, thereby making it easy to secure a process margin. There was a problem that did not. In view of the above problems, the present invention sequentially deposits a gate oxide film and a first polycrystalline silicon on the substrate, and forms a relatively thick first oxide pattern on the center of the gate oxide film on the first polycrystalline silicon. Making a step; Forming a source and a drain under the side substrate in a region where the thickness of the oxide film is relatively thick by an ion implantation process using a step of the first oxide film pattern; Forming a nitride film sidewall on a side of a region where the thickness of the first oxide pattern is relatively thick; Etching the gate oxide layer and the relatively thin portion of the first oxide pattern disposed on the sidewall of the nitride film sidewall through a photolithography process to expose portions of the source and drain; Depositing and patterning an oxide film on an upper surface of the structure to form a second oxide pattern located on the source and drain; Selectively removing the first and second oxide film patterns to expose the polysilicon, the source, and the drain; Depositing and patterning polycrystalline silicon on top of the structure to simultaneously form a gate oxide film on top of the exposed polysilicon and a plug on top of the source and drain, thereby forming polysilicon and a plug. Forming at the same time has the effect of securing process margins.
Description
본 발명은 디램의 셀트랜지스터 제조방법에 관한 것으로, 특히 셀트랜지스터의 게이트와 소스 및 드레인에 접속되는 플러그를 동시에 형성함으로써 프로세스 마진을 향상시키는데 적당하도록 한 디램의 셀트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a cell transistor of a DRAM, and more particularly, to a method of manufacturing a cell transistor of a DRAM suitable for improving process margin by simultaneously forming a plug connected to a gate and a source and a drain of the cell transistor.
도1a 내지 도1d는 종래 디램의 셀트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부에 산화막을 증착한 후, 그 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성하는 단계(도1a)와; 상기 노출된 기판(1)에 게이트산화막(3)을 증착하고, 다결정실리콘(4)과 질화막(5)을 순차적으로 증착하여 상기 게이트산화막(3)의 중앙상부에 위치하는 게이트전극과 그 게이트전극의 상부에 위치하는 절연막을 형성함과 아울러 이후의 공정에서 게이트전극의 형성에 의한 단차를 줄이는 더미게이트를 형성한 후, 불순물 이온을 주입하여 상기 게이트전극의 측면 기판하부에 소스 및 드레인(6)을 형성하는 단계(도1b)와; 상기 구조의 상부전면에 질화막을 증착하고, 그 증착된 질화막을 건식식각하여 상기 잔존하는 다결정실리콘(4)과 질화막(5)의 측면에 측벽(7)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 이를 패터닝하여 상기 소스 및 드레인(6)에 접속되는 플러그(8)를 형성하는 단계(도1d)로 구성된다.1A to 1D are cross-sectional views of a conventional transistor manufacturing process of a DRAM, as shown in FIG. 1, a trench is formed on an upper portion of a substrate 1, and an oxide film is deposited on an upper portion of the substrate 1 on which the trench is formed. Planarizing the oxide film to form a field oxide film 2 located in the trench (FIG. 1A); The gate oxide film 3 is deposited on the exposed substrate 1, and the polycrystalline silicon 4 and the nitride film 5 are sequentially deposited to form a gate electrode located at the center of the gate oxide film 3 and a gate electrode thereof. After forming a dummy gate formed at an upper portion of the gate and reducing a step difference due to the formation of the gate electrode in a subsequent process, the source and drain 6 are implanted under the side substrate of the gate electrode by implanting impurity ions. Forming a (FIG. 1B); Depositing a nitride film on the upper surface of the structure and dry etching the deposited nitride film to form sidewalls 7 on the sides of the remaining polycrystalline silicon 4 and the nitride film 5 (FIG. 1C); Depositing polycrystalline silicon on the upper surface of the structure and patterning it to form a plug 8 connected to the source and drain 6 (FIG. 1D).
이하, 상기와 같은 종래 디램의 셀트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing a cell transistor of a conventional DRAM as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 산화막과 질화막을 순차적으로 증착하고, 그 질화막과 산화막의 일부를 제거하여 상기 기판(1)의 일부를 노출시킨 후, 그 노출된 기판(1)을 건식식각하여 트랜치를 형성한다.First, as shown in FIG. 1A, an oxide film and a nitride film are sequentially deposited on the substrate 1, and a portion of the substrate 1 is exposed by removing a portion of the nitride film and the oxide film, and then exposing the exposed substrate. Dry etch (1) to form a trench.
그 다음, 상기 질화막과 산화막을 제거하고, 상기 트랜치가 형성된 기판(1)의 상부전면에 상기 트랜치가 모두 채워질 정도로 두꺼운 산화막을 증착하고, 그 증착된 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성한다.Next, the nitride film and the oxide film are removed, an oxide film thick enough to fill the trench is deposited on the upper surface of the substrate 1 on which the trench is formed, and the oxide film is planarized to planarize the oxide film to be positioned in the trench. 2) form.
그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(2)의 사이에 위치하는 기판(1)의 상부에 게이트산화막(3)을 증착한 후, 다결정실리콘(4)과 질화막(5)을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막(5)과 다결정실리콘(4) 및 게이트산화막(3)을 게이트패터닝하여 상기 게이트산화막(3)의 중앙상부에 위치하는 게이트전극 및 그 게이트전극을 이온주입 또는 식각공정으로 부터 보호하는 보호층인 질화막을 형성한다.Then, as shown in FIG. 1B, the gate oxide film 3 is deposited on the substrate 1 positioned between the field oxide films 2, and then the polysilicon 4 and the nitride film 5 are sequentially formed. And gate gate patterning the nitride film 5, the polysilicon 4, and the gate oxide film 3 through a photolithography process to form a gate electrode located at the center of the gate oxide film 3, and a gate electrode thereof. A nitride film, which is a protective layer to protect from the implantation or etching process, is formed.
이때, 상기 필드산화막(2)의 상부에는 상기 게이트전극의 형성으로 발생하는 단차의 영향을 줄이기 위해 상기 게이트산화막(3)의 중앙상부와 동일하게 다결정실리콘(4)과 질화막(5)이 적층된 패턴을 형성한다.In this case, in order to reduce the influence of the step difference caused by the formation of the gate electrode, the polysilicon 4 and the nitride film 5 are stacked on the field oxide film 2 in the same manner as in the upper portion of the center of the gate oxide film 3. Form a pattern.
그 다음, 상기 질화막(5)을 이온주입 마스크로 사용하는 이온주입공정으로, 상기 게이트전극의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 소스 및 드레인(6)을 형성한다.Next, in the ion implantation process using the nitride film 5 as an ion implantation mask, impurity ions are implanted under the side substrate 1 of the gate electrode to form a source and a drain 6.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 질화막을 증착하고, 그 증착된 질화막을 건식식각하여 상기 다결정실리콘(4)과 질화막(5)의 측면에 측벽(7)을 형성한다. 이와 같은 측벽(7) 형성공정은 상기 게이트전극과 보호층인 다결정실리콘(4)과 질화막(5)의 높이에 따라 그 측벽(7)의 두께가 결정되며, 그 측벽(7)의 두께가 두꺼우면 노출되는 소스 및 드레인(6)의 크기가 작게 되어 이후의 공정에서 플러그를 형성할 때 그 플러그와의 접촉저항이 증가하게 된다.Next, as shown in FIG. 1C, a nitride film is deposited on the upper surface of the structure, and the deposited nitride film is dry etched to form sidewalls 7 on the sides of the polysilicon 4 and the nitride film 5. . In the process of forming the sidewall 7, the thickness of the sidewall 7 is determined according to the height of the gate electrode and the protective layer polysilicon 4 and the nitride film 5, and the thickness of the sidewall 7 is thick. The size of the exposed source and drain 6 is reduced so that the contact resistance with the plug increases when the plug is formed in a subsequent process.
또한, 상기 측벽(7)이 소스 및 드레인(6)의 상부에 직접위치함으로써, 소스 및 드레인에 스트레스를 주어 누설전류가 발생함으로써, 디램의 리프레시 특성이 열화된다.In addition, since the side wall 7 is located directly on the top of the source and drain 6, the source and drain are stressed to generate a leakage current, thereby degrading the refresh characteristics of the DRAM.
그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 이를 패터닝하여 상기 셀트랜지스터의 게이트와 더미게이트의 사이에 위치하여, 소스 및 드레인(6)에 접하는 플러그(8)를 형성하게 된다.Then, polysilicon is deposited on the upper surface of the structure and patterned to form a plug 8 between the gate and the dummy gate of the cell transistor, the contacting the source and the drain 6.
상기한 바와 같이 종래 디램의 셀트랜지스터 제조방법은 셀트랜지스터의 게이트와 플러그형성공정을 분리하여 게이트측벽의 두께에 의해 플러그의 특성이 결정되어 공정마진의 확보가 용이하지 않은 문제점과 아울러 소스 및 드레인의 상부측에 직접 질화막 측벽이 형성되어 게이트와 소스 및 드레인의 사이에 스트레스가 증가하여, 전계의 집중에 의한 누설전류의 발생으로 디램의 리프레시 특성이 열화되는 문제점이 있었다.As described above, the method of manufacturing a cell transistor of a conventional DRAM separates the gate and plug forming process of the cell transistor, and the plug characteristics are determined by the thickness of the gate side wall, thereby making it difficult to secure process margins. The nitride film sidewalls are directly formed on the upper side, so that the stress increases between the gate, the source, and the drain, and the refresh characteristic of the DRAM is deteriorated due to the leakage current caused by the concentration of the electric field.
이와 같은 문제점을 감안한 본 발명은 셀트랜지스터의 게이트와 플러그를 동시에 형성하며, 질화막측벽이 직접 소스 및 드레인의 상부에 위치하는 것을 방지할수 있는 디램의 셀트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of manufacturing a cell transistor of a DRAM which simultaneously forms a gate and a plug of a cell transistor and prevents the nitride film side wall from being located directly on an upper portion of a source and a drain.
도1a 내지 도1d는 종래 디램의 셀트랜지스터 제조공정 수순단면도.1A to 1D are cross-sectional views of a conventional transistor manufacturing process of a DRAM.
도2a 내지 도2g는 본 발명 디램의 셀트랜지스터 제조공정 수순단면도.Figure 2a to Figure 2g is a cross-sectional view of the cell transistor manufacturing process of the present invention DRAM.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:게이트산화막 4:다결정실리콘3: gate oxide film 4: polycrystalline silicon
5:질화막 6:소스 및 드레인5: nitride film 6: source and drain
7:측벽 8,11:산화막 패턴7: side wall 8, 11: oxide film pattern
9:게이트전극 10:플러그9: gate electrode 10: plug
상기와 같은 목적은 기판의 상부에 게이트산화막과 제1다결정실리콘을 순차적으로 증착하고, 그 제1다결정실리콘의 상부에 게이트산화막의 중앙상부에서 두께가 상대적으로 두꺼운 제1산화막 패턴을 형성하는 단계와; 상기 제1산화막 패턴의 단차를 이용한 이온주입공정으로 상기 산화막의 두께가 상대적으로 두꺼운 영역의 측면 기판하부에 소스 및 드레인을 형성하는 단계와; 상기 제1산화막 패턴의 두께가 상대적으로 두꺼운 영역의 측면에 질화막 측벽을 형성하는 단계와; 사진식각공정을 통해 상기 질화막 측벽의 측면에 위치하는 제1산화막 패턴의 두께가 상대적으로 얇은 부분과 게이트산화막을 식각하여 상기 소스 및 드레인의 일부를 노출시키는 단계와; 상기 구조의 상부전면에 산화막을 증착하고 패터닝하여 상기 소스 및 드레인의 상부에 위치하는 제2산화막 패턴을 형성하는 단계와; 상기 제1 및 제2산화막 패턴을 선택적으로 제거하여, 상기 다결정실리콘과 소스 및 드레인을 노출시키는 단계와; 상기 구조의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 다결정실리콘의 상부에 위치하는 게이트산화막과 상기 소스 및 드레인의 상부에 위치하는 플러그를 동시에 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to sequentially deposit the gate oxide film and the first polycrystalline silicon on the substrate, and to form a relatively thick first oxide pattern on the center of the gate oxide film on the first polycrystalline silicon; ; Forming a source and a drain under the side substrate in a region where the thickness of the oxide film is relatively thick by an ion implantation process using a step of the first oxide film pattern; Forming a nitride film sidewall on a side of a region where the thickness of the first oxide pattern is relatively thick; Etching the gate oxide layer and the relatively thin portion of the first oxide pattern disposed on the sidewall of the nitride film sidewall through a photolithography process to expose portions of the source and drain; Depositing and patterning an oxide film on an upper surface of the structure to form a second oxide pattern located on the source and drain; Selectively removing the first and second oxide film patterns to expose the polysilicon, the source, and the drain; And depositing and patterning polycrystalline silicon on top of the structure to simultaneously form a gate oxide film located on the exposed polycrystalline silicon and a plug located on the source and drain at the same time. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2a 내지 도2g는 본 발명 디램의 셀트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하고, 그 필드산화막(2)의 사이에 위치하는 기판(1)의 상부에 게이트산화막(3)을 형성한 후,그 게이트산화막(3)과 필드산화막(2)의 상부전면에 다결정실리콘(4)과 산화막(5)을 순차적으로 증착하는 단계(도2a)와; 상기 산화막(5)의 일부를 소정의 두께로 식각하여 셀트랜지스터의 게이트가 위치할 영역과 필드산화막(2)의 상부측에서 두께가 두껍고 나머지영역에서는 그보다 상대적으로 얇은 두께를 갖는 산화막(5) 패턴을 형성한 후, 불순물 이온주입공정을 통해 상기 게이트산화막(3)의 중앙상부에 위치하는 두꺼운 산화막 패턴의 측면 기판(1) 하부에 소스 및 드레인(6)을 형성하는 단계(도2b)와; 상기 구조의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 산화막(5)의 두께가 두꺼운영역의 측면에 측벽(7)을 형성하고, 사진식각공정을 통해 상기 산화막(5)의 두께가 낮은영역과 그 하부의 다결정실리콘(4) 및 게이트산화막(3)을 식각하여 소스 및 드레인(6)을 노출시키는 단계(도2c)와; 상기 구조의 상부전면에 산화막(8)을 증착하고, 평탄화하여, 상기 소스 및 드레인(6)영역의 상부에 상기 잔존하는 산화막(5)과 동일한 두께의 산화막(8) 패턴을 형성하는 단계(도2d)와; 상기 산화막(5),(8)을 제거하여 다결정실리콘(4)과 소스 및 드레인(6)을 노출시키는 단계(도2e)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 사진식각공정으로 패터닝하여 상기 다결정실리콘(4)의 상부에 위치하는 게이트전극(9)과 상기 소스 및 드레인(6)의 상부에 위치하는 플러그(10)를 동시에 형성하는 단계(도2f)와; 상기 구조의 상부전면에 산화막을 증착하고, 패터닝하여 상기 게이트전극(9)의 상부에 산화막(11) 패턴을 형성하는 단계(도2g)로 구성된다.2A to 2G are cross-sectional views of a cell transistor fabrication process of the present invention, in which a field oxide film 2 is formed on a part of the substrate 1 and is located between the field oxide films 2. After the gate oxide film 3 is formed on the substrate 1, the polycrystalline silicon 4 and the oxide film 5 are sequentially deposited on the upper surfaces of the gate oxide film 3 and the field oxide film 2 ( 2a); A portion of the oxide film 5 is etched to a predetermined thickness so that an oxide film 5 pattern having a relatively thick thickness in the region where the gate of the cell transistor is located and an upper side of the field oxide film 2 and relatively thin in the remaining region is formed. Forming a source and a drain 6 under the side substrate 1 of the thick oxide film pattern positioned on the center of the gate oxide film 3 through an impurity ion implantation process (FIG. 2B); The nitride film is deposited on the upper surface of the structure, and the nitride film is dry-etched to form sidewalls 7 on the side of the thick region of the oxide film 5, and the thickness of the oxide film 5 through a photolithography process. Etching the low region and the polycrystalline silicon 4 and the gate oxide film 3 at the bottom thereof to expose the source and drain 6 (FIG. 2C); Depositing and planarizing an oxide film 8 on the upper surface of the structure to form a pattern of an oxide film 8 having the same thickness as the remaining oxide film 5 on the source and drain 6 regions (Fig. 2d); Removing the oxide films (5) and (8) to expose the polysilicon (4) and the source and drain (6) (FIG. 2E); The polysilicon is deposited on the upper surface of the structure and patterned by photolithography to form a gate electrode 9 positioned on the polysilicon 4 and a plug 10 positioned on the source and drain 6. Simultaneously forming (Fig. 2f); An oxide film is deposited on the upper surface of the structure and patterned to form an oxide film 11 pattern on the gate electrode 9 (FIG. 2G).
이하, 상기와 같은 본 발명 디램의 셀트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing the cell transistor of the DRAM of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부에 산화막을 증착하고, 이를 평탄화하여 상기 트랜치에 위치하는 필드산화막(2)을 형성한다.First, as shown in FIG. 2A, a trench is formed on an upper portion of the substrate 1, an oxide film is deposited on an upper portion of the substrate 1 on which the trench is formed, and the planarization is performed to planarize the field oxide layer 2 positioned on the trench. To form.
그 다음, 상기 구조의 상부에 게이트산화막(3), 다결정실리콘(4), 산화막(5)을 순차적으로 증착한다. 이때, 산화막(5)은 종래의 기술에서 게이트산화막과 게이트산화막을 보호하는 보호층의 두께를 합한 것만큼 두껍게 증착한다.Then, the gate oxide film 3, the polysilicon 4, and the oxide film 5 are sequentially deposited on top of the structure. At this time, the oxide film 5 is deposited as thick as the sum of the thicknesses of the gate oxide film and the protective layer protecting the gate oxide film in the related art.
그 다음, 도2b에 도시한 바와 같이 상기 산화막(5)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 셀트랜지스터의 게이트와 더미게이트를 형성하는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로 노출된 산화막(5)의 상부일부를 식각하고, 그 포토레지스트패턴을 제거한다.Then, as shown in FIG. 2B, a photoresist (not shown) is applied on the oxide film 5, and exposed and developed to form a pattern for forming gates and dummy gates of the cell transistors. A portion of the upper portion of the oxide film 5 exposed by the etching process using the formed photoresist as an etching mask is etched to remove the photoresist pattern.
이와 같은 식각공정으로, 상기 산화막(5)은 단차가 발생하게 되며, 이때 산화막(5)의 두께는 게이트산화막(3)의 중앙상부인 게이트형성위치와 필드산화막(2)의 상부측영역에서 그 두께가 두꺼우며, 나머지 영역에서는 그 두께가 상대적으로 얇게 된다.In such an etching process, the oxide film 5 is stepped, and the thickness of the oxide film 5 is formed at the gate formation position at the center of the gate oxide film 3 and the upper side region of the field oxide film 2. It is thick and relatively thin in the remaining areas.
그 다음, 불순물 이온주입공정을 통해 상기 산화막(5)의 두께가 얇은 부분의 기판(1) 하부에 소스 및 드레인(6)을 형성한다. 이때 이온주입의 마스크는 사용하지 않으며, 상기 산화막(5)의 두께차를 이용하여 적당한 에너지로 이온을 주입하여 산화막(5)의 두께가 얇은 부분을 통해 기판(1)에 불순물 이온이 주입되도록 한다.Next, a source and a drain 6 are formed under the substrate 1 of the thin portion of the oxide film 5 through an impurity ion implantation process. In this case, the mask of the ion implantation is not used, and the ion is implanted at a suitable energy by using the thickness difference of the oxide film 5 so that the impurity ions are implanted into the substrate 1 through the thin portion of the oxide film 5. .
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 질화막을 증착하고 그 질화막을 건식식각하여 상기 산화막(5)의 단차영역 측면에 질화막 측벽(7)을 형성한다.Next, as shown in FIG. 2C, a nitride film is deposited on the upper surface of the structure, and the nitride film is dry etched to form a nitride film sidewall 7 on the side of the stepped region of the oxide film 5.
그 다음, 사진식각공정을 통해 상기 측벽(7)의 측면에 위치하는 산화막(5)의 두께가 얇은 영역을 식각하고, 노출되는 게이트산화막(3)을 식각하여 상기 형성한 소스 및 드레인(6)을 노출시킨다.Next, a thin region of the oxide film 5 positioned on the side of the sidewall 7 is etched through a photolithography process, and the exposed gate oxide film 3 is etched to form the source and drain 6. Expose
그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부전면에 산화막(8)을 증착하고, 평탄화하여 상기 잔존하는 산화막(5)과 상부면이 동일 평면상에 위치하는 산화막(8)패턴을 상기 소스 및 드레인(6)의 상부에 위치시킨다.Then, as shown in FIG. 2D, an oxide film 8 is deposited on the upper surface of the structure, and planarized to form an oxide film 8 pattern in which the remaining oxide film 5 and the upper surface are coplanar. It is placed on top of the source and drain 6.
그 다음, 도2e에 도시한 바와 같이 상기 산화막(8)과 산화막(5)을 식각하여 그 하부의 소스 및 드레인(6)과 다결정실리콘(4)을 노출시킨다.Next, as shown in FIG. 2E, the oxide film 8 and the oxide film 5 are etched to expose the source and drain 6 and the polysilicon 4 underneath.
그 다음, 도2f에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 다결정실리콘(4)의 상부에 위치하는 게이트전극(9)과 상기 소스 및 드레인(6)의 상부에 위치하는 플러그(10)를 동시에 형성한다.Next, as shown in FIG. 2F, polysilicon is deposited on the upper surface of the structure, and patterned to form a gate electrode 9 positioned on the polysilicon 4 and an upper portion of the source and drain 6. The plug 10 located at the same time is formed.
그 다음, 상기 구조의 상부전면에 산화막(11) 등의 절연막을 증착하고, 이를 패터닝하여 상기 게이트전극(9)의 상부에 산화막(11) 패턴을 형성한다.Next, an insulating film such as an oxide film 11 is deposited on the upper surface of the structure, and patterned to form an oxide film 11 on the gate electrode 9.
상기한 바와 같이 본 발명은 산화막 패턴의 단차를 이용하여, 소스 및 드레인에 직접 접하지 않는 질화막 측벽을 형성하고, 게이트와 소스 및 드레인에 스트레스를 방지함으로써 전계의 집중을 억제하여 이로인한 누설전류의 발생 억제 및 디램의 리프레시 특성을 향상시키는 효과가 있으며, 다결정실리콘과 플러그를 동시에 형성함으로써 공정마진을 확보하는 효과가 있다.As described above, the present invention forms a nitride film sidewall that is not directly in contact with the source and the drain by using a step of the oxide film pattern, and prevents stress in the gate and the source and the drain, thereby suppressing concentration of the electric field, thereby reducing leakage current. There is an effect of suppressing the generation and improving the refresh characteristics of the DRAM, and by forming the polysilicon and the plug at the same time has the effect of securing the process margin.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043624A KR100307536B1 (en) | 1999-10-09 | 1999-10-09 | Manufacturing method for cell transistor in dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043624A KR100307536B1 (en) | 1999-10-09 | 1999-10-09 | Manufacturing method for cell transistor in dram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010036556A KR20010036556A (en) | 2001-05-07 |
| KR100307536B1 true KR100307536B1 (en) | 2001-11-02 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990043624A KR100307536B1 (en) | 1999-10-09 | 1999-10-09 | Manufacturing method for cell transistor in dram |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100307536B1 (en) |
-
1999
- 1999-10-09 KR KR1019990043624A patent/KR100307536B1/en not_active IP Right Cessation
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|---|---|
| KR20010036556A (en) | 2001-05-07 |
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