KR20000045868A - Method for manufacturing capacitor of semiconductor device - Google Patents

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KR20000045868A
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박동수
이태혁
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김영환
현대전자산업 주식회사
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Abstract

PURPOSE: A capacitor manufacturing method of a semiconductor device is to ensure a high capacitance by suppressing a growth of a natural oxide film between a lower electrode and a high dielectric Ta2O5 film. CONSTITUTION: A method for fabricating a capacitor of a semiconductor device comprises the steps of: forming a lower electrode(30') consisting of a conductive layer, connected to a semiconductor substrate(10) through a contact hole of an interlayer insulating film(20); forming a thin silicon nitride film(32) on an upper surface of the lower electrode by using NH3/SiH2Cl2 gas within a single wafer chamber or a batch furnace; forming a Ta2O5 film(34) as a dielectric between electrodes on an upper surface of the silicon nitride film; and forming an upper electrode(36) consisting of the conductive layer on an upper surface of the Ta2O5 film. The silicon nitride film is formed under a temperature condition of 630 to 710°C and a pressure condition of 0.2 to 0.5 Torr within the batch furnace, and under a temperature condition of 630 to 690°C and a pressure condition of 0.8 to 1.2 Torr within the single wafer chamber.

Description

반도체장치의 커패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

본 발명은 반도체 장치의 커패시터에 관한 것으로서, 특히 고유전체인 Ta2O5막을 갖는 커패시터 제조 공정중에서 하부전극의 산화를 방지하도록 하여 고커패시턴스를 달성할 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of achieving high capacitance by preventing oxidation of a lower electrode during a capacitor manufacturing process having a Ta 2 O 5 film as a high dielectric material.

현재 반도체소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.At present, in order to achieve high integration of semiconductor devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration of semiconductor devices increases, the area of the capacitor decreases drastically, but the charge required for the operation of the memory device, that is, the capacitance secured in the unit area must be increased.

커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 질화막/산화막, 산화막/질화막/산화막 또는 Ta2O5막으로 대체하려는 재료적인 연구가 진행되고 있다. 더욱이 최근에는 향후 256MD 이상의 디바이스에 적용할 수 있도록 커패시턴스 확보에 어려움이 있는 상기 질화막/산화막, 산화막/질화막/산화막의 저유전막보다는 높은 커패시턴스를 확보할 수 있는 상기 Ta2O5막의 고유전막을 더 많이 사용하고 있다.In order to secure sufficient dielectric capacity of the capacitor, structural studies such as thinning the dielectric film and increasing the effective surface area, and materials to replace the dielectric film used as a silicon oxide film with a nitride film / oxide film, oxide film / nitride film / oxide film, or Ta 2 O 5 film Research is ongoing. More recently, the high dielectric film of the Ta 2 O 5 film capable of securing high capacitance is more than the nitride / oxide film, oxide film / nitride film / oxide film low dielectric film, which have difficulty in securing capacitance, so that it can be applied to devices of 256MD or more in the future. I use it.

그러나, 상기 Ta2O5막은 실리콘 산화막 및 실리콘 질화막에 비해 유전율이 높으나 누설 전류 밀도가 크고, 절연파괴전압이 낮아 DRAM에서 실용화하는데 아직까지는 어려움이 있다. 이러한 Ta2O5막의 단점을 방지하고자, 구체적으로 후속 오존 처리시 Ta2O5막 내의 잉여 산소가 하부 전극 계면으로 확산되어 계면의 실리콘과 결합하는 것을 방지하기 위해서 하부전극 상부에 RTN(Rapid Thermal Nitridation) 공정을 실시하여 얇은 질화막을 형성하고 있으며, 또한 상부 전극의 금속과 Ta2O5막의 반응을 억제시키기 위해서 오존 처리와 산소계 가스를 이용한 플라즈마 처리를 실시하고 있으며, Ta2O5막의 누설 전류 특성을 개선시키고 위해서 열산화 처리 공정을 실시하고 있다.However, the Ta 2 O 5 film has a higher dielectric constant than the silicon oxide film and the silicon nitride film, but has a large leakage current density and a low dielectric breakdown voltage, which makes it difficult to use in DRAM. In order to prevent the disadvantages of the Ta 2 O 5 film, specifically, in order to prevent excess oxygen in the Ta 2 O 5 film from diffusing to the lower electrode interface and bonding to silicon at the interface during subsequent ozone treatment, rapid thermal and forming the thin nitride film is subjected to Nitridation) process, and has been subjected to plasma treatment using an ozone treatment and oxygen-based gas in order to suppress the upper electrode metal and Ta 2 O 5 film reaction, Ta 2 O 5 film, the leakage current In order to improve the characteristic, the thermal oxidation process is implemented.

이러한 제조 공정 순서에 의해 형성된 커패시터는 급속열처리공정(rapid thermal process)으로 하부전극의 표면을 충분하게 질화할 수 없어 Ta2O5막 증착이후 실시하는 O2내지 N2O 열처리공정시 하부 전극과 Ta2O5막 사이에 자연산화막이 형성되게 된다. 이러한 상기 하부 전극과 유전막 사이에 지나친 산화 반응으로 인해 형성되는 자연산화막에 의해서 커패시턴스가 감소되어 결국 커패시터의 신뢰성을 저하시키는 문제점이 있었다.The capacitor formed by the manufacturing process sequence cannot rapidly nitride the surface of the lower electrode by a rapid thermal process, and thus the lower electrode and the lower electrode during the O 2 to N 2 O heat treatment process performed after Ta 2 O 5 film deposition. A natural oxide film is formed between the Ta 2 O 5 films. Capacitance is reduced by the natural oxide film formed due to the excessive oxidation reaction between the lower electrode and the dielectric film, thereby degrading the reliability of the capacitor.

본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 하부전극 상부면에 20Å이하의 질화막을 형성함으로써 Ta2O5막 증착후 고온 열산화공정시 발생될 수 있는 하부전극과 고유전체 Ta2O5막 사이의 자연산화막의 성장을 억제하여 고커패시턴스를 확보할 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.An object of the present invention is a high temperature heat and then batch-type furnace to Ta 2 O 5 film deposited by forming the lower electrode nitride film of 20Å or less in the top surface at a selected reaction chamber in a single wafer chamber to solve the problems of the prior art The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of securing high capacitance by suppressing growth of a native oxide film between a lower electrode and a high dielectric Ta 2 O 5 film that may be generated during an oxidation process.

본 발명의 다른 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 저압화학기상증착법을 이용하여 1Torr이상의 압력에서 하부전극 표면을 질화처리함으로써 Ta2O5막 증착후 산소 공급을 위한 고온 열산화공정시 발생될 수 있는 하부전극과 고유전체 Ta2O5막 사이의 산화막의 성장을 억제하여 고커패시턴스를 확보할 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.Another object of the present invention is a high temperature thermal oxidation process for supplying oxygen after Ta 2 O 5 film deposition by nitriding the lower electrode surface at a pressure of 1 Torr or more using low pressure chemical vapor deposition to solve the problems of the prior art as described above. The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of securing high capacitance by suppressing the growth of an oxide film between a lower electrode and a high-k dielectric Ta 2 O 5 film, which may be generated during the process.

상기 목적을 달성하기 위하여 본 발명은 반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 어느 한 영역과 접한 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서, 층간절연막의 콘택홀을 통해서 반도체소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 하부전극 상부면에 20Å이하의 질화막을 형성하는 단계와, 질화막상부면에 상기 전극간 유전체로서 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진다. 바람직하게는, 질화막의 형성이 배치형 퍼니스에서 이루어질 경우 NH3/SiH2Cl2가스를 이용하여 630∼710℃의 온도 조건, 0.2∼0.5Torr의 공정조건에서 진행하지만, 만약 단일 웨이퍼 챔버에서 이루어지면 NH3/SiH2Cl2가스를 이용하여 630∼690℃의 온도 조건, 0.8∼1.2Torr의 공정조건에서 진행하도록 한다.In order to achieve the above object, the present invention provides a lower electrode in contact with a region of a semiconductor device, an upper electrode thereon, and the electrodes through a contact hole of an interlayer insulating film for inter-device insulation on a semiconductor substrate including a semiconductor device. In the manufacturing process of a capacitor consisting of a high dielectric Ta 2 O 5 film inherent to the step of forming a lower electrode made of a conductive layer in contact with a semiconductor element through a contact hole of an interlayer insulating film, in a batch furnace to a single wafer chamber Forming a nitride film of 20 kΩ or less on the upper surface of the lower electrode in the selected reaction chamber, forming a Ta 2 O 5 film as the interelectrode dielectric on the upper nitride film, and forming a conductive layer on the upper surface of the Ta 2 O 5 film. It comprises a step of forming a top electrode made of. Preferably, the formation of the nitride film is carried out in a batch furnace, using a NH 3 / SiH 2 Cl 2 gas at a temperature of 630 to 710 ℃, process conditions of 0.2 to 0.5 Torr, but if in a single wafer chamber The surface NH 3 / SiH 2 Cl 2 gas is used to proceed at a temperature condition of 630 to 690 ° C. and a process condition of 0.8 to 1.2 Torr.

상기 다른 목적을 달성하기 위하여 본 발명의 커패시터 제조방법은 반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 저압화학기상증착법으로 하부전극 표면을 질화처리하는 단계와, 질화처리된 하부전극 상부에 상기 전극간 유전체로서 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진다. 이때, 질화처리 공정은 NH3가스를 이용하며 반응챔버내에서 750∼800℃의 온도 조건, 1∼3Torr의 압력조건으로 진행하는 것이 바람직하다.In order to achieve the above object, the capacitor manufacturing method of the present invention comprises the steps of forming a lower electrode made of a conductive layer in contact with a semiconductor device through a contact hole of an interlayer insulating film for inter-device insulation on a semiconductor substrate having a semiconductor device; Nitriding the lower electrode surface by low pressure chemical vapor deposition in a reaction chamber selected from a batch furnace to a single wafer chamber; forming a Ta 2 O 5 film as the inter-electrode dielectric on the nitrided lower electrode; And forming an upper electrode formed of a conductive layer on an upper surface of the Ta 2 O 5 film. At this time, the nitriding treatment is preferably carried out using a NH 3 gas under a temperature condition of 750 to 800 ° C. and a pressure condition of 1 to 3 Torr in the reaction chamber.

도 1 내지 도 4는 본 발명에 따른 반도체장치의 커패시터 제조 공정을 순차적으로 나타낸 수직 단면도들.1 to 4 are vertical cross-sectional views sequentially showing a capacitor manufacturing process of a semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 실리콘기판10: silicon substrate

20: 층간절연막20: interlayer insulating film

30: 실리콘패턴30: silicon pattern

30': 하부전극30 ': lower electrode

32: 실리콘질화막32: silicon nitride film

34: Ta2O534: Ta 2 O 5 membrane

36: 상부 전극36: upper electrode

이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 대해 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 1 내지 도 4는 본 발명에 따른 반도체장치의 커패시터 제조 공정을 순차적으로 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 커패시터 제조 방법은 다음과 같다.1 to 4 are vertical cross-sectional views sequentially showing a capacitor manufacturing process of a semiconductor device according to the present invention. Referring to this, the capacitor manufacturing method of the present invention is as follows.

우선, 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(20)을 형성한다. 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 도 1에 도시된 바와 같이 비정질상태이며 불순물이 도핑된 실리콘으로 상기 콘택홀을 갖는 층간절연막(20) 전면에 매립하도록 증착하고 식각 공정을 이용하여 실리콘층(30)을 실리더 구조 형태로 패터닝한다. 그 다음 실리콘패턴(30)에 선택적인 MPS(Metastable PolySilicon) 구조로 성장시켜서 표면이 요철 형태인 하부전극(30')을 완성하여 전극의 표면적을 증가시킨다. 실리콘 원자(Si)의 이동에 의해 형성된 요철 형태의 하부전극(30')은 P(phosphorus)가 부족하여 커패시턴스의 고갈 원인이 되기에 충분한 P를 공급하기 위하여 하부전극(30')에 PH3처리를 실시해준다.First, as a semiconductor substrate, a semiconductor device (not shown) having a gate electrode and a source / drain is formed on the upper surface of the active region of the silicon substrate 10, and USG (Undoped Silicate Glass) or BPSG is formed on the entire surface of the substrate 10. (Boro Phospho Silicate Glass) and a material selected from SiON is deposited and a chemical mechanical polishing process is performed to form an interlayer insulating film 20. In order to secure the cross-sectional area of the capacitor in contact with the active region of the substrate 10, that is, the drain region, the interlayer insulating layer 20 is selectively etched by photolithography and etching to form a contact hole (not shown). As illustrated, the silicon layer 30 is amorphous and doped with impurities to be buried in the entire surface of the interlayer insulating layer 20 having the contact hole, and the silicon layer 30 is patterned in the form of a cylinder using an etching process. Then, the silicon pattern 30 is grown to a selective MPS (Metastable PolySilicon) structure to complete the lower electrode 30 'having a concave-convex surface, thereby increasing the surface area of the electrode. The uneven lower electrode 30 'formed by the movement of silicon atoms (Si) is treated with PH 3 to supply the lower electrode 30' to supply enough P to cause a depletion of capacitance due to lack of phosphorus (P). Do it.

이어서 도 3에 나타낸 바와 같이 배치형 퍼니스에서 하부전극(30') 상부면에 얇은 실리콘질화막(Si3N4)(32)을 형성하는데, 이 막(32)의 두께가 두꺼우면 커패시턴스가 감소하기 때문에 20Å이하로 하는 것이 바람직하다. 이 공정은 NH3/SiH2Cl2가스를 이용하여 630∼710℃의 온도 조건, 0.2∼0.5Torr의 압력조건에서 진행하도록 한다.Subsequently, as shown in FIG. 3, a thin silicon nitride film (Si 3 N 4 ) 32 is formed on the top surface of the lower electrode 30 ′ in the batch furnace, and when the thickness of the film 32 is thick, the capacitance is reduced. Therefore, it is preferable to set it as 20 kPa or less. This process is performed using NH 3 / SiH 2 Cl 2 gas at a temperature of 630 to 710 ° C. and a pressure of 0.2 to 0.5 Torr.

또한, 실리콘질화막(32) 형성 공정은 단일 웨이퍼 챔버(Single Wafer Chamber)에서 실시할 수도 있는데, 이때 NH3/SiH2Cl2가스를 이용하여 630∼690℃의 온도, 0.8∼1.2Torr의 압력 조건으로 실시한다. 이와 같이 단일 웨이퍼 챔버의 실리콘질화막(32) 형성공정은 동일한 시스템내에 2개의 챔버를 장착하여 상기 실리콘질화막(32) 전처리공정과 이후 후술할 유전체막(Ta2O5) 형성 공정을 순차적으로 진행시켜서 작업처리량 및 생산성을 향상시킬 수 있다.In addition, the process of forming the silicon nitride film 32 may be performed in a single wafer chamber. In this case, a temperature of 630 to 690 ° C. and a pressure of 0.8 to 1.2 Torr using NH 3 / SiH 2 Cl 2 gas may be used. To be carried out. As described above, the silicon nitride film 32 forming process of the single wafer chamber includes two chambers in the same system, and the silicon nitride film 32 pretreatment process and the dielectric film Ta 2 O 5 to be described later are sequentially performed. Throughput and productivity can be improved.

그 다음, 도 4에 도시된 바와 같이 고유전물질인 TaCl5내지 Ta(OC2H5)5와 O2가스를 이용한 저압 화학기상증착법(low pressure chemical vapor deposition)으로 상기 실리콘질화막(32)위에 전극간 유전체인 Ta2O5막(34)을 형성한다. 그리고, Ta2O5막(34)의 막질강화와 Ta2O5막(34)내 산소 공간, 카본 계열의 불순물 제거를 위하여 후처리를 실시한다. 이때, 후처리 공정은 저온 O2내지 N2O 플라즈마 처리, 고온의 O2내지 N2O 열처리, UV(Ultra Violet)-O3중에서 어느 하나 내지 둘 이상을 선택하여 실시하도록 한다.Next, as shown in FIG. 4, on the silicon nitride layer 32 by low pressure chemical vapor deposition using TaCl 5 to Ta (OC 2 H 5 ) 5 and O 2 gas, which are high dielectric materials. A Ta 2 O 5 film 34, which is an interelectrode dielectric, is formed. And, and the process after the film quality to enhance the Ta 2 O 5 film 34, the oxygen space, removal of the carbon-based impurities in the Ta 2 O 5 film (34). In this case, the post-treatment process may be performed by selecting any one or two or more from a low temperature O 2 to N 2 O plasma treatment, a high temperature O 2 to N 2 O heat treatment, UV (Ultra Violet) -O 3 .

이후, 상기 결과물 상부에 열산화 처리 공정을 실시하고, Ta2O5막(34) 상부면에 화학기상증착법으로 TiN 내지 WN을 도포한 후에 식각 공정을 이용하여 이를 패터닝하여 상부 전극(36)을 형성한다.Thereafter, a thermal oxidation process is performed on the resultant, and TiN to WN are applied to the upper surface of the Ta 2 O 5 film 34 by chemical vapor deposition, followed by patterning it using an etching process to form the upper electrode 36. Form.

한편, 본 발명의 제조 공정중 Ta2O5막(34) 형성 이전에 하부전극(30')에 실시하는 전처리 공정은 얇은 실리콘질화막(32)을 형성하는대신에 배치형 퍼니스 내지 단일 웨이퍼 챔버중의 어느 한 반응챔버 내에서 저압화학기상증착법으로 NH3가스를 이용하여 하부전극(30') 표면을 질화처리할 수 있다. 이때, 공정은 750∼800℃의 온도, 1∼3Torr의 압력조건으로 진행하도록 한다.On the other hand, the pretreatment process performed on the lower electrode 30 'before the Ta 2 O 5 film 34 is formed in the manufacturing process of the present invention instead of forming the thin silicon nitride film 32 in the batch furnace to the single wafer chamber. The surface of the lower electrode 30 ′ may be nitrided by using NH 3 gas in a low pressure chemical vapor deposition method in any reaction chamber. At this time, the process is to proceed to a temperature of 750 ~ 800 ℃, pressure conditions of 1 ~ 3 Torr.

그러므로, 본 발명의 제조 공정순서에 의한 커패시터 제조방법은 Ta2O5막(34) 형성 이전에 1Torr 이상의 압력에서 NH3열처리하여 하부전극(30') 표면을 질화처리하거나 20Å이하의 실리콘질화막(32)을 증착함으로써 하부전극(30')의 실리콘 원자(Si)와 질소(N) 원자가 원자간 결합을 이루어 Ta2O5막(34) 형성후 실시되는 산화처리 공정시 하부전극(30')과 Ta2O5막(34) 사이의 계면을 안정된 표면 상태로 유지한다.Therefore, the capacitor manufacturing method according to the manufacturing process sequence of the present invention is subjected to the NH 3 heat treatment at a pressure of 1 Torr or more prior to the formation of the Ta 2 O 5 film 34 to nitrate the surface of the lower electrode 30 ', 32 deposits a silicon atom (Si) and a nitrogen (N) atom of the lower electrode 30 'to form an atomic bond, thereby forming the Ta 2 O 5 film 34 to form the lower electrode 30' during the oxidation process. And the interface between the Ta 2 O 5 film 34 is maintained in a stable surface state.

상기한 바와 같이, 본 발명은 종래의 커패시터 제조 공정에 따라 급속열처리공정으로 하부전극을 질화처리하였더라도 Ta2O5막 형성후 산화처리 공정시 하부전극의 표면 질화막이 충분하게 자연산화막의 성장을 막는 장벽(barrier) 역할을 하지 못하게 되는 점을 개선하고자, 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 하부전극 상부면에 20Å이하의 질화막을 형성하거나 또는 저압기상증착법으로 질화처리를 실시함으로써 Ta2O5막 증착후 고온 열산화공정시 발생될 수 있는 하부전극과 고유전체 Ta2O5막 사이의 자연산화막의 성장을 억제한다.As described above, in the present invention, even when the lower electrode is nitrided according to the conventional capacitor manufacturing process, the surface nitride film of the lower electrode sufficiently prevents the growth of the natural oxide film during the oxidation process after forming the Ta 2 O 5 film. To improve the failure to act as a barrier, in the reaction chamber selected from a batch furnace or a single wafer chamber, a nitride film of 20 kW or less is formed on the upper surface of the lower electrode or nitrided by low pressure vapor deposition. the 2 O 5 film growth of a native oxide film deposited between the lower electrode after the high temperature heat that can be generated during the oxidation step and the high-dielectric Ta 2 O 5 film is suppressed.

그러므로, 본 발명은 하부전극의 산화를 방지하여 양질의 유전체를 유지할 수 있어 고커패시턴스를 확보할 수 있으며 동시에 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.Therefore, the present invention can maintain a high-quality dielectric material by preventing oxidation of the lower electrode, thereby ensuring a high capacitance and at the same time improving the reliability of the capacitor.

Claims (6)

반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 어느 한 영역과 접한 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서,The lower electrode in contact with any region of the semiconductor device, the upper electrode thereon, and the high dielectric material Ta 2 O 5 inherent in the electrodes through the contact hole of the interlayer insulating film for inter-device insulation on the semiconductor substrate including the semiconductor device. In the manufacturing process of a capacitor consisting of a film, 상기 층간절연막의 콘택홀을 통해서 반도체소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계;Forming a lower electrode made of a conductive layer in contact with a semiconductor device through a contact hole of the interlayer insulating film; 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 상기 하부전극 상부면에 NH3/SiH2Cl2가스를 이용하여 얇은 실리콘질화막을 형성하는 단계;Forming a thin silicon nitride film using NH 3 / SiH 2 Cl 2 gas on an upper surface of the lower electrode in a reaction chamber selected from a batch furnace or a single wafer chamber; 상기 실리콘질화막상부면에 상기 전극간 유전체로서 Ta2O5막을 형성하는 단계;Forming a Ta 2 O 5 film as the interelectrode dielectric on the silicon nitride film upper surface; 상기 Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.And forming an upper electrode formed of a conductive layer on an upper surface of the Ta 2 O 5 film. 제 1항에 있어서, 상기 실리콘질화막의 형성이 배치형 퍼니스에서 이루어질 경우 630∼710℃의 온도 조건, 0.2∼0.5Torr의 압력조건에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.2. The method of claim 1, wherein the silicon nitride film is formed in a batch furnace at a temperature of 630 to 710 DEG C and a pressure of 0.2 to 0.5 Torr. 제 1항에 있어서, 상기 실리콘질화막의 형성이 단일 웨이퍼 챔버에서 이루어질 경우 630∼690℃의 온도 조건, 0.8∼1.2Torr의 압력조건에서 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein the silicon nitride film is formed in a single wafer chamber at a temperature of 630 to 690 ° C. and a pressure of 0.8 to 1.2 Torr. 제 1항에 있어서, 상기 실리콘질화막의 두께는 20Å이하로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the silicon nitride film has a thickness of 20 kW or less. 반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 어느 한 영역과 접한 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서,The lower electrode in contact with any region of the semiconductor device, the upper electrode thereon, and the high dielectric material Ta 2 O 5 inherent in the electrodes through the contact hole of the interlayer insulating film for inter-device insulation on the semiconductor substrate including the semiconductor device. In the manufacturing process of a capacitor consisting of a film, 상기 층간절연막의 콘택홀을 통해서 반도체소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계;Forming a lower electrode made of a conductive layer in contact with a semiconductor device through a contact hole of the interlayer insulating film; 배치형 퍼니스 내지 단일 웨이퍼 챔버중에서 선택된 반응챔버 내에서 저압화학기상증착법으로 상기 하부전극 표면을 질화처리하는 단계;Nitriding the lower electrode surface by low pressure chemical vapor deposition in a reaction chamber selected from a batch furnace to a single wafer chamber; 상기 질화처리된 하부전극 상부에 상기 전극간 유전체로서 Ta2O5막을 형성하는 단계;Forming a Ta 2 O 5 film as the inter-electrode dielectric on the nitrided lower electrode; 상기 Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.And forming an upper electrode formed of a conductive layer on an upper surface of the Ta 2 O 5 film. 제 5항에 있어서, 상기 질화처리 공정은 반응챔버내에서 750∼800℃의 온도 조건, 1∼3Torr의 압력조건으로 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.6. The method of claim 5, wherein the nitriding process is performed in a reaction chamber under a temperature condition of 750 to 800 DEG C and a pressure condition of 1 to 3 Torr.
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