KR100434708B1 - Method for forming capacitor of semiconductor device - Google Patents

Method for forming capacitor of semiconductor device Download PDF

Info

Publication number
KR100434708B1
KR100434708B1 KR10-2002-0051775A KR20020051775A KR100434708B1 KR 100434708 B1 KR100434708 B1 KR 100434708B1 KR 20020051775 A KR20020051775 A KR 20020051775A KR 100434708 B1 KR100434708 B1 KR 100434708B1
Authority
KR
South Korea
Prior art keywords
film
depositing
yon
forming
capacitor
Prior art date
Application number
KR10-2002-0051775A
Other languages
Korean (ko)
Other versions
KR20040020241A (en
Inventor
안병권
이금범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0051775A priority Critical patent/KR100434708B1/en
Publication of KR20040020241A publication Critical patent/KR20040020241A/en
Application granted granted Critical
Publication of KR100434708B1 publication Critical patent/KR100434708B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 캐패시터 형성방법을 개시하며, 개시된 본 발명의 캐패시터 형성방법은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계와, 상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계와, 상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계와, 상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계와, 상기 하부전극 표면을 질화 처리하는 단계와, 상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계와, 상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계와, 상기 열처리된 YON 박막 상에 베리어막으로서 TiN막을 증착하는 단계와, 상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계와, 상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함한다. 본 발명에 따르면, 유전체막의 재료로 25 정도의 고유전율을 갖는 YON막을 이용함으로써, 소자의 고집적화에 부합하여 안정적인 소자 동작에 필요한 충전용량을 용이하게 확보할 수 있다.The present invention discloses a method for forming a capacitor, and the disclosed method for forming a capacitor includes depositing an interlayer insulating film on a semiconductor substrate on which a predetermined underlayer is formed, and contact plugs contacting a predetermined portion of the substrate in the interlayer insulating film. Forming a sacrificial oxide film on the interlayer insulating film including the contact plug, etching the sacrificial oxide film to form a contact hole exposing the contact plug and an adjacent region thereof, and forming the contact hole; Depositing a first polysilicon film on a surface and a sacrificial oxide film, removing a portion of the first polysilicon film deposited on the sacrificial oxide film, and removing the sacrificial oxide film to form a lower electrode made of polysilicon And nitriding the lower electrode surface; and Y as a dielectric film on the nitrided lower electrode. Depositing an ON thin film, heat treating a substrate resultant on which the YON thin film is deposited, depositing a TiN film as a barrier film on the heat-treated YON thin film, and a second poly for upper electrode on the TiN film Depositing a silicon film and patterning a second polysilicon film, a TiN film, and a YON thin film to form the upper electrode. According to the present invention, by using a YON film having a high dielectric constant of about 25 as the material of the dielectric film, it is possible to easily secure the charge capacity required for stable device operation in accordance with high integration of the device.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 안정된 소자 동작을 유지하는데 필요한 충전용량을 확보하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, and more particularly, to a method for securing a charging capacity required for maintaining stable device operation.

반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있음은 주지의 사실이다. 그런데, 셀 크기의 감소는 캐패시터 면적 감소를 수반하고, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지는 바, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.It is well known that cell size is decreasing as the integration of semiconductor devices proceeds. However, the reduction of the cell size is accompanied by the reduction of the capacitor area, and the reduction of the capacitor area leads to the reduction of the charging capacity, and it is difficult to secure the charging capacity required to maintain the device operating characteristics with the existing capacitor structure. .

이에, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다. 이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.In order to secure a certain amount of charge capacity required for cell operation, high-integration devices currently in mass production include forming charge storage electrodes in various three-dimensional structures, using high-k dielectric materials as the dielectric film, or making the dielectric film as thin as possible. To form. This is based on the charge capacity of the capacitor being proportional to the electrode surface area and the dielectric constant of the dielectric film, and inversely proportional to the gap between the upper and lower electrodes, that is, the thickness of the dielectric film.

예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등 3차원 구조의 하부전극은 전극 표면적의 확대를 통한 충전용량의 증대를 꾀한 것이고, Ta2O5및 BST 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 꾀한 것이며, 그리고, 박막의 ONO막(산화막/질화막/산화막)은 유전체막의 두께 감소를 통한 충전용량의 증대를 꾀한 것이다.For example, the lower electrode of the three-dimensional structure such as cylinder, concave, and fin structures is intended to increase the charge capacity by expanding the electrode surface area, and dielectric films such as Ta 2 O 5 and BST are inherent. Increasing the charging capacity using the electroluminescent material, and the ONO film (oxide film / nitride film / oxide film) of the thin film is intended to increase the charging capacity by reducing the thickness of the dielectric film.

여기서, 상기 유전체막의 두께를 감소시키는 방식은 그 한계가 있으므로, 충전용량을 증대시키기 위한 최근의 노력은 전극 표면적을 확대시키거나 고유전율의 유전체막을 개발하는 쪽으로 진행되고 있으며, 특히, 상기 전극 표면적의 확대 또한 공정상의 여러가지 어려움을 나타내고 있는 바, 새로운 고유전 물질에 대한 다각적인 연구가 활발하게 진행되고 있는 실정이다.Here, since the method of reducing the thickness of the dielectric film has its limitation, recent efforts to increase the charging capacity have been made to increase the electrode surface area or to develop a dielectric film having a high dielectric constant, in particular, In addition, expansion has also shown various difficulties in the process, and various studies on new high-k dielectric materials are being actively conducted.

그러나, 충전용량의 증대를 위해 제안된 Ta2O5및 BST와 같은 고유전 물질은, 물질 특성상 그 형성이 까다롭기 때문에 캐패시터의 신뢰성 저하를 초래하는 등, 아직까지 해결되어야 할 많은 문제점을 안고 있으며, 그래서, 그 이용이 곤란하므로, 종래 기술로는 셀 동작에 필요한 일정량 이상의 충전용량 확보에 어려움이 있다.However, high dielectric materials, such as Ta 2 O 5 and BST, which have been proposed for increasing the charging capacity, have many problems to be solved, such as deterioration of the reliability of the capacitor because of their difficult formation. Therefore, since its use is difficult, there is a difficulty in securing a charge capacity of a predetermined amount or more required for cell operation in the prior art.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 안정된 소자 동작에 필요한 충전용량을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of securing the charge capacity required for stable device operation, which is devised to solve the above problems.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 반도체 기판 2 : 비트라인1 semiconductor substrate 2 bit line

3 : 층간절연막 4 : 질화막3: interlayer insulating film 4: nitride film

5 : 제1콘택홀 6 : 콘택 플러그5: first contact hole 6: contact plug

7 : 희생산화막 8 : 제2콘택홀7: sacrificial oxide film 8: second contact hole

9 : 폴리실리콘막 10 : 하부전극9: polysilicon film 10: lower electrode

11 : YON 박막 12 : TiN막11: YON thin film 12: TiN film

13 : 상부전극 20 : 캐패시터13: upper electrode 20: capacitor

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계; 상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계; 상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계; 상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계; 상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계; 상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계; 상기 하부전극 표면을 질화 처리하는 단계; 상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계; 상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계; 상기 열처리된 YON 박막 상에베리어막으로서 TiN막을 증착하는 단계; 상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계; 및 상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.In order to achieve the above object, the present invention, the step of depositing an interlayer insulating film on a semiconductor substrate on which a predetermined base layer is formed; Forming a contact plug in the interlayer insulating film, the contact plug being in contact with a predetermined portion of the substrate; Depositing a sacrificial oxide film on the interlayer insulating film including the contact plug; Etching the sacrificial oxide layer to form a contact hole exposing the contact plug and an adjacent region thereof; Depositing a first polysilicon film on the contact hole surface and the sacrificial oxide film; Removing a portion of the first polysilicon film deposited on the sacrificial oxide film; Removing the sacrificial oxide film to form a lower electrode made of polysilicon; Nitriding the surface of the lower electrode; Depositing a YON thin film as a dielectric film on the nitrided lower electrode; Heat-treating the substrate product on which the YON thin film is deposited; Depositing a TiN film as a barrier film on the heat treated YON thin film; Depositing a second polysilicon film for an upper electrode on the TiN film; And patterning the second polysilicon film, the TiN film, and the YON thin film so that the upper electrode is formed.

여기서, 상기 제1폴리실리콘막은 500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 800∼1200sccm의 SiH4가스를 흘려주어 증착하며, 100∼300Å은 도핑된 폴리실리콘막으로 증착하면서 100∼500Å은 비도핑된 폴리실리콘막으로 증착하고, 상기 도핑된 폴리실리콘막의 증착시에는 150∼250sccm의 PH3가스를 추가로 흘려준다.Here, the first polysilicon film is deposited by flowing SiH 4 gas of 800 to 1200 sccm under a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1 torr, and 100 to 300 kPa is deposited with a doped polysilicon film. Deposited with an undoped polysilicon film, and additionally flows a PH 3 gas of 150-250 sccm when the doped polysilicon film is deposited.

상기 하부전극 표면을 질화 처리하는 단계는 NH3플라즈마 처리로 수행하며, 상기 NH3플라즈마 처리는 기판 온도를 300∼500℃, 챔버내의 압력을 0.1∼1.2torr, NH3가스의 양을 10∼500sccm, RF 파워를 10∼500W로 하는 조건하에서 10∼60초 동안 수행한다.The step of nitriding the surface of the lower electrode is NH 3 plasma, and performing a process, the NH 3 plasma process is 10~500sccm the amount of pressure the 0.1~1.2torr, NH 3 gas in the 300~500 ℃, the chamber temperature of the substrate And 10 to 60 seconds under the condition that the RF power is 10 to 500W.

상기 YON 박막을 증착하는 단계는 PECVD 공정, ALD 공정 또는 ICE 공정으로 수행하며, 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH3가스 및 O2가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å의 두께로 증착한다.The depositing of the YON thin film is performed by a PECVD process, an ALD process or an ICE process, maintains the pressure in the chamber at 0.1 to 1.2 torr, maintains the substrate temperature at 250 to 500 ° C, and RF power to 10 to 500 W. Under the condition of flowing Yttrium gas into the chamber by a predetermined amount, NH 3 gas and O 2 gas, which is the reaction gas, were flowed about 10 to 100 sccm, respectively, and deposited to a thickness of 10 to 100 kPa.

상기 YON 박막이 증착된 결과물을 열처리하는 단계는 상기 YON 박막 내의 질소(N2) 함량 증가를 위한 1단계 열처리와 상기 YON 박막 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N2) 함량을 유지하기 위한 2단계 열처리로 구성된다.Heat treating the result that the YON thin films is the nitrogen in the YON thin film (N 2) an increased nitrogen while removing the carbon (C), and the impurities in step heat treatment for the content is increased and the YON thin film (N 2) content It consists of a two-stage heat treatment to maintain.

상기 1단계 열처리는 N2O 가스 양을 1∼10slm으로 하면서 온도를 700∼850℃로 하여 60∼180초 동안 급속열처리를 행하는 N2O 플라즈마 열처리로 수행한다. 상기 2단계 열처리는 500∼650℃의 온도에서 5∼60분 동안 퍼니스 진공(Furnace Vaccum) N2열처리로 수행하거나, 또는, N2분위기의 급속열처리로 수행한다.The one-step heat treatment is performed by N 2 O plasma heat treatment in which rapid heat treatment is performed for 60 to 180 seconds at a temperature of 700 to 850 ° C. while the N 2 O gas amount is 1 to 10 slm. The two-stage heat treatment is performed by Furnace Vaccum N 2 heat treatment at a temperature of 500 to 650 ° C. for 5 to 60 minutes, or by rapid heat treatment in an N 2 atmosphere.

본 발명에 따르면, 유전체막의 재료로 25 정도의 고유전율을 갖는 YON막을 이용함으로써, 고집적화에 부합하여 안정적인 셀 동작에 필요한 충전용량을 용이하게 확보할 수 있다.According to the present invention, by using a YON film having a high dielectric constant of about 25 as the material of the dielectric film, it is possible to easily secure the charging capacity required for stable cell operation in accordance with high integration.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a capacitor according to an embodiment of the present invention.

도 1a를 참조하면, 비트라인(2)을 포함한 소정의 하지층이 구비된 반도체 기판(1) 상에 층간절연막(3)을 증착하고, 그 표면 상에 베리어막으로서 질화막(4)을 증착한다. 그런다음, 상기 질화막(4) 및 층간절연막(3)의 일부분을 국부적으로 식각하여 기판(1)의 소정 부분, 예컨데, 트랜지스터의 소오스 영역을 노출시키는 제1콘택홀(5)을 형성한다.Referring to FIG. 1A, an interlayer insulating film 3 is deposited on a semiconductor substrate 1 provided with a predetermined base layer including a bit line 2, and a nitride film 4 is deposited on the surface thereof as a barrier film. . Then, a portion of the nitride film 4 and the interlayer insulating film 3 are locally etched to form a first contact hole 5 exposing a predetermined portion of the substrate 1, for example, a source region of the transistor.

다음으로, 상기 제1콘택홀(5)이 매립되도록 질화막(4) 상에 플러그용 도전막, 바람직하게, 폴리실리콘막을 증착하고, 그런다음, 상기 폴리실리콘막을 과도 에치-백(over etch-back)하여 제1콘택홀(5) 내에 콘택 플러그(6)를 형성한다.Next, a plug conductive film, preferably a polysilicon film, is deposited on the nitride film 4 so that the first contact hole 5 is filled, and then overetch-back the polysilicon film. ) To form a contact plug 6 in the first contact hole 5.

도 1b를 참조하면, 실린더 형상의 하부전극을 형성하기 위해 상기 기판 결과물 상에 5000∼20000Å의 두께로 희생산화막(7)을 증착한다. 그런다음, 공지의 공정에 따라 상기 희생산화막(7)을 식각하여 콘택 플러그(6) 및 이에 인접된 질화막 부분을 노출시키는 제2콘택홀(8)을 형성한다. 이어서, 상기 제2콘택홀(8)의 표면 및 희생산화막(7) 상에 하부전극용 도전막, 예컨데, 폴리실리콘막(9)을 증착한다.Referring to FIG. 1B, a sacrificial oxide film 7 is deposited on the substrate resultant to have a thickness of 5000˜20000 μm to form a cylindrical lower electrode. Then, the sacrificial oxide film 7 is etched according to a known process to form a second contact hole 8 exposing the contact plug 6 and the nitride film portion adjacent thereto. Subsequently, a lower electrode conductive film, for example, a polysilicon film 9 is deposited on the surface of the second contact hole 8 and the sacrificial oxide film 7.

이때, 상기 폴리실리콘막(9)은 500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 소오스 가스인 SiH4가스의 양을 800∼1200sccm으로 하여 증착하며, 특히, 그 증착시 100∼300Å 정도는 PH3가스를 150∼250sccm 정도 흘려주어 도핑된 폴리실리콘막으로 증착하고, 100∼500Å 정도는 도핑되지 않은 폴리실리콘막으로 증착한다.At this time, the polysilicon film 9 is deposited at a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1 torr with an amount of SiH 4 gas, which is a source gas, of 800 to 1200 sccm. It is deposited to a doped polysilicon film by flowing a PH 3 gas about 150-250sccm, and deposited to an undoped polysilicon film about 100 ~ 500Å.

도 1c를 참조하면, 상기 기판 결과물 상에 제2콘택홀을 매립하도록 감광막(도시안됨)을 도포한 상태에서, CMP(Chemical Mechanical Polishing) 공정을 행하여 희생산화막 상에 증착된 폴리실리콘막 부분을 제거하고, 그런다음, 잔류된 감광막 및 상기 희생산화막을 제거하여 실린더 구조의 하부전극(10)을 형성한다. 여기서, 상기 하부전극(10)은 단순히 실린더 구조로만 형성하였지만, 핀 구조 등의 3차원 구조로도 형성 가능하며, 특히, 충전용량의 증대를 위해 표면에 반구형 실리콘을 형성할 수도 있다.Referring to FIG. 1C, in a state in which a photoresist film (not shown) is applied to fill a second contact hole on the substrate resultant, a CMP (Chemical Mechanical Polishing) process is performed to remove the polysilicon film portion deposited on the sacrificial oxide film. Then, the remaining photosensitive film and the sacrificial oxide film are removed to form a lower electrode 10 having a cylinder structure. Here, the lower electrode 10 is simply formed in a cylindrical structure, but may also be formed in a three-dimensional structure such as a fin structure, in particular, hemispherical silicon may be formed on the surface to increase the charge capacity.

다음으로, 상기 폴리실리콘 재질의 하부전극(10)에 대한 NH3플라즈마 처리를 수행하여 그 표면을 질화(nitridation)시킨다. 여기서, 상기 NH3플라즈마 처리는 후속하는 YON(Yttrium Oxynitride) 박막 증착 및 후속 열공정에서 상기 하부전극(10)과 YON막간의 계면 불량이 야기되는 것을 방지하기 위해 수행되는 것으로, 바람직하게, 기판 온도를 300∼500℃로 유지하면서 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 그리고, 반응가스인 NH3가스의 양을 10∼500sccm으로 하면서 RF 파워를 10∼500W로 하여 10∼60초 동안 수행한다.Next, the surface of the polysilicon lower electrode 10 is subjected to NH 3 plasma treatment to nitride the surface thereof. Here, the NH 3 plasma treatment is performed to prevent the interface failure between the lower electrode 10 and the YON film in the subsequent Yttrium oxide nitride (YON) thin film deposition and subsequent thermal process, preferably, the substrate temperature Is maintained at 300 to 500 ° C., the pressure in the chamber is maintained at 0.1 to 1.2 torr, and the RF power is 10 to 500 W while the amount of NH 3 gas, the reaction gas, is 10 to 500 sccm, for 10 to 60 seconds. do.

도 1d를 참조하면, PECVD(Plasma Enhanced Chemcial Vapor Deposition) 공정, ALD(Atomic Layer Deposition) 공정 또는 ICE(Ionized Cluster Beam) 증착 공정 중에서 선택되는 어느 하나, 바람직하게, PECVD 공정으로 상기 질화 처리된 하부전극(10)을 포함한 기판 결과물 상에 유전체막으로서 25 정도의 고유전율을 갖는 YON 박막(11)을 증착한다.Referring to FIG. 1D, any one selected from a Plasma Enhanced Chemcial Vapor Deposition (PECVD) process, an Atomic Layer Deposition (ALD) process, or an ionized cluster beam (ICE) deposition process, preferably, the lower electrode subjected to the nitriding treatment by a PECVD process A YON thin film 11 having a high dielectric constant of about 25 is deposited as a dielectric film on the substrate product including (10).

여기서, 상기 YON 박막(11)은 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건 하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH3가스 및 O2가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å 정도의 두께만큼을 증착한다.Here, the YON thin film 11 maintains the pressure in the chamber at 0.1 to 1.2 torr, the substrate temperature at 250 to 500 ° C, and the yttrium gas in the chamber under the condition of the RF power at 10 to 500W. While flowing by a predetermined amount, NH 3 gas and O 2 gas, which are reaction gases, are flowed about 10 to 100 sccm, respectively, and deposited by a thickness of about 10 to 100 kPa.

그 다음, 상기 YON 박막(11) 내의 질소(N2) 함량을 증가시키기 위해서 상기 기판 결과물에 대해 N2O 플라즈마 열처리를 수행한다. 여기서, 상기 N2O 플라즈마처리는 급속열처리(Rapid Thermal Annealing)로 수행하며, 이때, 상기 급속열처리는 N2O 가스의 양을 1∼10slm으로 하면서 온도를 700∼850℃로 유지하여 60∼180초 동안 수행한다.Then, N 2 O plasma heat treatment is performed on the substrate resultant to increase the nitrogen (N 2 ) content in the YON thin film 11. Here, the N 2 O plasma treatment is performed by rapid thermal annealing, wherein the rapid heat treatment is performed by maintaining the temperature at 700 to 850 ° C. while keeping the amount of N 2 O gas at 1 to 10 slm. Run for seconds.

계속해서, 상기 YON 박막(11) 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N2) 함량을 유지하기 위해, 상기 N2O 플라즈마 처리된 기판 결과물에 대해 500∼650℃의 온도에서 5∼60분 동안 퍼니스 진공(Furnace Vaccum) N2열처리를 수행한다. 여기서, 상기 퍼니스 진공 N2열처리 대신에 N2분위기의 급속열처리로 수행하는 것도 가능하다.Subsequently, to maintain the increased nitrogen (N 2 ) content while removing carbon (C) and impurities in the YON thin film 11, at a temperature of 500 to 650 ° C. with respect to the N 2 O plasma treated substrate resultant. Furnace Vaccum N 2 heat treatment is performed for 5 to 60 minutes. Here, instead of the furnace vacuum N 2 heat treatment, it is also possible to perform the rapid heat treatment of the N 2 atmosphere.

도 1e를 참조하면, YON 박막(11) 상에 베리어막으로서 TiN막(12)을 증착한다. 그런다음, 상기 TiN막(12) 상에 상부전극용 도전막, 예컨데, 폴리실리콘막을 증착한 후, 폴리실리콘막 재질의 상부전극(13)이 형성되도록 상기 폴리실리콘막과 TiN막 및 YON 박막을 패터닝하고, 이 결과로서, 본 발명에 따른 YON 유전체막의 캐패시터(20)를 완성한다.Referring to FIG. 1E, a TiN film 12 is deposited on the YON thin film 11 as a barrier film. Then, after depositing an upper electrode conductive film, for example, a polysilicon film on the TiN film 12, the polysilicon film, the TiN film, and the YON thin film are formed so that the upper electrode 13 made of a polysilicon film is formed. Patterning is performed, and as a result, the capacitor 20 of the YON dielectric film according to the present invention is completed.

여기서, 본 발명에 따른 캐패시터는 유전체막으로서 25 정도의 고유전율을 갖는 YON 박막을 적용하면서 공정 개발을 통해 막 자체 특성 및 하부전극과의 계면 특성 저하를 방지함으로써, 4∼6 정도의 유전율을 갖는 ONO막이 적용된 종래의 캐패시터에 비해 유전율 증가를 통한 충전용량 증대를 얻을 수 있으며, 따라서, 매우 용이하게 안정적인 소자 동작 특성을 유지하는데 필요한 충분한 충전용량을 확보할 수 있다.Here, the capacitor according to the present invention has a dielectric constant of about 4 to 6 by applying a YON thin film having a high dielectric constant of about 25 as a dielectric film and preventing degradation of the film itself and interfacial characteristics with the lower electrode through process development. Compared with the conventional capacitor to which the ONO film is applied, the charge capacity can be increased by increasing the dielectric constant, and thus, sufficient charge capacity required to maintain stable device operating characteristics can be secured very easily.

이상에서와 같이, 본 발명은 유전체막으로서 고유전율의 YON 박막을 이용함으로써 소자 동작 특성을 일정하게 유지하는데 필요한 일정량 이상의 충전용량을 매우 용이하게 확보할 수 있으며, 따라서, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.As described above, the present invention can very easily secure a certain amount or more of the charge capacity required for maintaining the device operating characteristics by using a high dielectric constant YON thin film as the dielectric film, and thus is very advantageous for the manufacture of highly integrated devices. Can be applied.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (13)

소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계;Depositing an interlayer insulating film on a semiconductor substrate on which a predetermined underlayer is formed; 상기 층간절연막 내에 기판의 소정 부분과 콘택되는 콘택 플러그를 형성하는 단계;Forming a contact plug in the interlayer insulating film, the contact plug being in contact with a predetermined portion of the substrate; 상기 콘택 플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계;Depositing a sacrificial oxide film on the interlayer insulating film including the contact plug; 상기 희생산화막을 식각하여 상기 콘택 플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계;Etching the sacrificial oxide layer to form a contact hole exposing the contact plug and an adjacent region thereof; 상기 콘택홀 표면 및 희생산화막 상에 제1폴리실리콘막을 증착하는 단계;Depositing a first polysilicon film on the contact hole surface and the sacrificial oxide film; 상기 희생산화막 상에 증착된 제1폴리실리콘막 부분을 제거하는 단계;Removing a portion of the first polysilicon film deposited on the sacrificial oxide film; 상기 희생산화막을 제거하여 폴리실리콘 재질의 하부전극을 형성하는 단계;Removing the sacrificial oxide film to form a lower electrode made of polysilicon; 상기 하부전극 표면을 질화 처리하는 단계;Nitriding the surface of the lower electrode; 상기 질화 처리된 하부전극 상에 유전체막으로서 YON 박막을 증착하는 단계;Depositing a YON thin film as a dielectric film on the nitrided lower electrode; 상기 YON 박막이 증착된 기판 결과물을 열처리하는 단계;Heat-treating the substrate product on which the YON thin film is deposited; 상기 열처리된 YON 박막 상에 베리어막으로서 TiN막을 증착하는 단계;Depositing a TiN film as a barrier film on the heat treated YON thin film; 상기 TiN막 상에 상부전극용 제2폴리실리콘막을 증착하는 단계; 및Depositing a second polysilicon film for an upper electrode on the TiN film; And 상기 상부전극이 형성되도록 제2폴리실리콘막과 TiN막 및 YON 박막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.And patterning a second polysilicon film, a TiN film, and a YON thin film so that the upper electrode is formed. 제 1 항에 있어서, 상기 제1폴리실리콘막을 증착하는 단계는The method of claim 1, wherein the depositing of the first polysilicon film is performed. 500∼550℃의 온도 및 0.5∼1torr의 압력 하에서 800∼1200sccm의 SiH4가스를 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, comprising depositing by flowing SiH 4 gas of 800 to 1200 sccm under a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1 torr. 제 1 항 또는 제 2 항에 있어서, 상기 제1폴리실리콘막을 증착하는 단계는The method of claim 1, wherein the depositing of the first polysilicon film is performed. 100∼300Å은 도핑된 폴리실리콘막으로 증착하고, 100∼500Å은 비도핑된 폴리실리콘막으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that 100 to 300 GHz is deposited with a doped polysilicon film, and 100 to 500 GHz is deposited with an undoped polysilicon film. 제 3 항에 있어서, 상기 도핑된 폴리실리콘막의 증착은The method of claim 3, wherein the deposition of the doped polysilicon film 800∼1200sccm의 SiH4가스를 흘려주면서 150∼250sccm의 PH3가스를 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, comprising depositing a flow of SiH 4 of 800 to 1200 sccm and a flow of PH 3 of 150 to 250 sccm. 제 1 항에 있어서, 상기 하부전극 표면을 질화 처리하는 단계는The method of claim 1, wherein nitriding the lower electrode surface is performed. NH3플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that performed by NH 3 plasma treatment. 제 5 항에 있어서, 상기 NH3플라즈마 처리는The method of claim 5, wherein the NH 3 plasma treatment is 기판 온도를 300∼500℃, 챔버 내의 압력을 0.1∼1.2torr, NH3가스의 양을 10∼500sccm, RF 파워를 10∼500W로 하는 조건 하에서 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A semiconductor device characterized in that it is carried out for 10 to 60 seconds under the conditions of a substrate temperature of 300 to 500 ° C, a pressure in the chamber of 0.1 to 1.2 torr, an amount of NH 3 gas of 10 to 500 sccm, and an RF power of 10 to 500 W. Capacitor formation method. 제 1 항에 있어서, 상기 YON 박막을 증착하는 단계는The method of claim 1, wherein depositing the YON thin film PECVD 공정, ALD 공정 및 ICE 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized in that performed by any one process selected from the group consisting of PECVD process, ALD process and ICE process. 제 1 항 또는 제 7 항에 있어서, 상기 YON 박막을 증착하는 단계는8. The method of claim 1 or 7, wherein depositing the YON thin film 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건 하에서 챔버 내에 이트륨(Yttrium) 가스를 소정 양만큼 흘려주면서 반응가스인 NH3가스 및 O2가스를 각각 10∼100sccm 정도 흘려주어 10∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.NH is a reaction gas while the pressure in the chamber is maintained at 0.1 to 1.2 torr, the substrate temperature is maintained at 250 to 500 ° C., and the yttrium gas is flowed into the chamber by a predetermined amount under the condition that the RF power is 10 to 500 W. A method for forming a capacitor of a semiconductor device, characterized by depositing 3 gas and O 2 gas about 10 to 100 sccm, respectively, to a thickness of 10 to 100 kPa. 제 1 항에 있어서, 상기 YON 박막이 증착된 결과물을 열처리하는 단계는,The method of claim 1, wherein the heat treatment of the resultant on which the YON thin film is deposited, 상기 YON 박막 내의 질소(N2) 함량 증가를 위한 1단계 열처리와 상기 YON 박막 내의 탄소(C) 및 불순물을 제거하면서 증가된 질소(N2) 함량을 유지하기 위한 2단계 열처리로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.1 step heat treatment to increase the nitrogen (N 2 ) content in the YON thin film and two step heat treatment to maintain the increased nitrogen (N 2 ) content while removing carbon (C) and impurities in the YON thin film A method of forming a capacitor of a semiconductor device. 제 1 항에 있어서, 상기 1단계 열처리는 N2O 플라즈마 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.The method of claim 1, wherein the one-step heat treatment is performed by N 2 O plasma heat treatment. 제 10 항에 있어서, 상기 N2O 플라즈마 열처리는The method of claim 10, wherein the N 2 O plasma heat treatment N2O 가스의 양을 1∼10slm으로 하면서 온도를 700∼850℃로 하여 60∼180초 동안 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that the rapid heat treatment is carried out for 60 to 180 seconds at a temperature of 700 to 850 ° C while the amount of N 2 O gas is 1 to 10 slm. 제 9 항에 있어서, 상기 2단계 열처리는The method of claim 9, wherein the two-step heat treatment 퍼니스 진공(Furnace Vaccum) N2열처리 또는 N2분위기의 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.Furnace vacuum (Furnace Vaccum) A method for forming a capacitor of a semiconductor device, characterized in that carried out by N 2 heat treatment or rapid heat treatment of N 2 atmosphere. 제 12 항에 있어서, 상기 퍼니스 진공 N2열처리는The method of claim 12, wherein the furnace vacuum N 2 heat treatment 500∼650℃의 온도에서 5∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, characterized in that performed for 5 to 60 minutes at a temperature of 500 ~ 650 ℃.
KR10-2002-0051775A 2002-08-30 2002-08-30 Method for forming capacitor of semiconductor device KR100434708B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0051775A KR100434708B1 (en) 2002-08-30 2002-08-30 Method for forming capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0051775A KR100434708B1 (en) 2002-08-30 2002-08-30 Method for forming capacitor of semiconductor device

Publications (2)

Publication Number Publication Date
KR20040020241A KR20040020241A (en) 2004-03-09
KR100434708B1 true KR100434708B1 (en) 2004-06-07

Family

ID=37324726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0051775A KR100434708B1 (en) 2002-08-30 2002-08-30 Method for forming capacitor of semiconductor device

Country Status (1)

Country Link
KR (1) KR100434708B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072680A (en) 2004-12-23 2006-06-28 주식회사 하이닉스반도체 Capacitor for semiconductor device and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365096A (en) * 1991-10-18 1994-11-15 Sharp Kabushiki Kaisha Thin film capacitive memory device with a high dielectric constant
US5622888A (en) * 1994-11-09 1997-04-22 Nec Corporation Method of manufacturing a semiconductor device
KR19990011454A (en) * 1997-07-23 1999-02-18 윤종용 Method for manufacturing a semiconductor device capacitor with a selectively deposited metal silicide film
KR20010063475A (en) * 1999-12-22 2001-07-09 박종섭 Method of manufacturing a capacitor in a semiconductor device
KR20020043905A (en) * 2000-12-04 2002-06-12 박종섭 Method for fabricating capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365096A (en) * 1991-10-18 1994-11-15 Sharp Kabushiki Kaisha Thin film capacitive memory device with a high dielectric constant
US5622888A (en) * 1994-11-09 1997-04-22 Nec Corporation Method of manufacturing a semiconductor device
KR19990011454A (en) * 1997-07-23 1999-02-18 윤종용 Method for manufacturing a semiconductor device capacitor with a selectively deposited metal silicide film
KR20010063475A (en) * 1999-12-22 2001-07-09 박종섭 Method of manufacturing a capacitor in a semiconductor device
KR20020043905A (en) * 2000-12-04 2002-06-12 박종섭 Method for fabricating capacitor

Also Published As

Publication number Publication date
KR20040020241A (en) 2004-03-09

Similar Documents

Publication Publication Date Title
KR100207444B1 (en) Capacitor fabrication method and its device having high dielectronic layer and electrode
KR100401503B1 (en) Method for fabricating capacitor of semiconductor device
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
US6767806B2 (en) Method of forming a patterned substantially crystalline ta2o5 comprising material, and method of forming a capacitor having a capacitor dielectric region comprising substantially crystalline ta2o5 comprising material
US20030029839A1 (en) Method of reducing wet etch rate of silicon nitride
KR100672935B1 (en) Metal-Insulator-Metal capacitor and a method there of
KR100434708B1 (en) Method for forming capacitor of semiconductor device
KR100379528B1 (en) Capacitor and method for fabricating the same
KR100434709B1 (en) Method for forming capacitor of semiconductor device
KR100434704B1 (en) Capacitor of semiconductor device and Method for fabricating the same
KR100513804B1 (en) Method of manufacturing capacitor for semiconductor device
KR100465631B1 (en) Method for forming capacitor of semiconductor device
KR100380269B1 (en) Method for manufacturing capacitor in semiconductor device
KR100445069B1 (en) Method of manufacturing capacitor for semiconductor memory device
KR100574473B1 (en) Capacitor Manufacturing Method of Semiconductor Device_
KR100404481B1 (en) Method for manufacturing capacitor semiconductor device
KR100235973B1 (en) Manufacturing method of capacitor in the semiconductor device
KR100359784B1 (en) Method for Fabricating Capacitor of Semiconductor Device
KR100598984B1 (en) Method for forming capacitor of semiconductor device
KR100529393B1 (en) Capacitor with aluminium nitride for oxygen barrier and method for manufacturing the same
KR20030050051A (en) Method for fabricating tion capacitor
KR20030050052A (en) Method for fabricating capacitor and the same
KR19990001005A (en) Capacitor Formation Method of Semiconductor Device
KR20000042480A (en) Method for fabricating capacitor of semiconductor device
KR20000045868A (en) Method for manufacturing capacitor of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee