KR100445069B1 - Method of manufacturing capacitor for semiconductor memory device - Google Patents
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Abstract
본 발명은 캐패시터의 상부전극 형성시 다단계 CVD 공정에 의한 TiN 박막 형성을 도입하여 어스펙트비가 높은 경우에도 캐패시터의 특성저하를 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다.The present invention provides a method for manufacturing a capacitor of a semiconductor memory device capable of preventing the deterioration of the characteristics of a capacitor even when the aspect ratio is high by introducing a TiN thin film formed by a multi-step CVD process when forming the upper electrode of the capacitor.
본 발명은 캐패시터의 전극을 다단계의 CVD 공정으로 TiN 박막을 증착하여 형성하는 것에 의해 달성될 수 있다. 바람직하게, CVD 공정은 원료가스로서 유량비가 2 : 5 인 TiCl4 가스와 NH3 가스를 사용하고, 챔버의 온도는 550 내지 680℃ 로 조절하여 수행한다. 또한, TiN 박막은 300 내지 700Å의 두께로 형성하며, CVD 공정은 2 내지 6 단계로 수행한다.The present invention can be achieved by depositing a TiN thin film by forming the electrode of the capacitor in a multi-step CVD process. Preferably, the CVD process is performed by using a TiCl 4 gas and a NH 3 gas having a flow rate ratio of 2: 5 as source gas, and adjusting the temperature of the chamber to 550 to 680 ° C. In addition, the TiN thin film is formed to a thickness of 300 to 700Å, the CVD process is performed in 2 to 6 steps.
Description
본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 특히 다단계 화학기상증착(Chemical Vapor Deposition; CVD)에 의한 TiN 박막을 적용한 반도체 메모리소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory device in which a TiN thin film is applied by multi-step chemical vapor deposition (CVD).
반도체 메모리 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 내부 실린더(inner cylinder)형으로 형성하고 있으며, 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 하부전극 표면에 MPS(Metastable PolySilicon)와 같은 거친(rugged) 표면의 폴리실리콘층을 성장시켜 표면적을 증가시키거나 유전막 두께를 감소시키는 방법 등이 이루어지고 있다. 또한, 상부전극은 금속막으로 형성하고, 하부전극은 반도체막으로 형성하는 MIS (Metal/Insulator/ Semiconductor) 구조로 캐패시터를 형성하고 있는데, 이때 상부전극의 금속으로서 TiN 박막 등을 적용하고 있다.According to the high integration of semiconductor memory devices, most of the storage node electrodes, which are the lower electrodes of the capacitors, are formed in an inner cylinder shape, and MPS (Metastable) is formed on the lower electrode surface to secure sufficient capacitors in a narrow cell area. Growing a polysilicon layer of a rugged surface such as PolySilicon) to increase the surface area or to reduce the thickness of the dielectric film. The upper electrode is formed of a metal film, and the lower electrode is formed of a metal / insulator / semiconductor (MIS) structure formed of a semiconductor film. At this time, a TiN thin film or the like is used as the metal of the upper electrode.
상부전극으로 사용되는 TiN 박막은 일반적으로 원료가스로서 TiCl4 가스와 NH3 가스를 사용하여 한번의 CVD 공정으로 형성하는데, 그 형성방법은 다음과 같다.The TiN thin film used as the upper electrode is generally formed in one CVD process using TiCl 4 gas and NH 3 gas as source gas, and the formation method is as follows.
먼저, CVD 챔버내에서 가스압력을 안정화(stabilization) 시키고, TiCl4 가스와 NH3 가스를 동시에 주입하여 열역학적으로 가스반응이 일어날 수 있는 온도에서 일정한 압력을 유지하여 소정 두께의 TiN 박막을 형성한다. 그 다음, TiCl4 가스에 의해 TiN 박막 내에 잔존하는 Cl 성분을 제거하기 위하여 NH3 가스에 의한 후처리공정을 수행한다. 즉, TiN 박막 내에 Cl 성분이 잔존하게 되면 TDDB(TimeDependent Dielectric Breakdown) 특성이 악화되어 캐패시터의 신뢰성에 악영향을 미치므로, 이를 방지하기 위하여 NH3 가스에 의한 후처리공정을 수행한다. 그리고 나서, 챔버내의 잔류가스들을 뽑아내는 펌핑(pumping) 공정을 수행한다.First, the gas pressure is stabilized in the CVD chamber, and TiCl 4 gas and NH 3 gas are simultaneously injected to maintain a constant pressure at a temperature at which a thermodynamic gas reaction can occur to form a TiN thin film having a predetermined thickness. Next, a post-treatment process using NH 3 gas is performed to remove Cl components remaining in the TiN thin film by TiCl 4 gas. That is, if Cl remains in the TiN thin film, the TDDB (TimeDependent Dielectric Breakdown) property deteriorates and adversely affects the reliability of the capacitor. Thus, a post-treatment process using NH 3 gas is performed to prevent this. Then, a pumping process of extracting residual gases in the chamber is performed.
그러나, 반도체 소자의 고집적화가 점점 더 가속되면서, 예컨대 0.13㎛ 급 이하의 소자에서는 캐패시터 용량을 확보하기 위하여 캐패시터 높이가 증대됨에 따라 높은 어스펙트비(aspect ratio)로 인하여, TiN 박막 형성시 TiN 박막 내에 잔존하는 Cl 성분 제거를 위한 NH3 가스 후처리 효과를 캐패시터 하부까지 확보하는 것이 어렵게 되어, 캐패시터의 특성이 저하되는 문제가 발생한다. 또한, 하부전극 표면에 MPS와 같은 거친표면의 폴리실리콘층이 적용된 경우에는 더 높은 어스펙트비로 인하여 그 문제는 더욱더 심각해진다.However, as the integration of semiconductor devices is increasingly accelerated, for example, in devices of 0.13 μm or less, due to the high aspect ratio as the capacitor height is increased to secure the capacitor capacity, the TiN thin film is formed in the TiN thin film when the TiN thin film is formed. It is difficult to secure the NH3 gas post-treatment effect for removing the remaining Cl component to the lower part of the capacitor, resulting in a problem of deterioration of the capacitor characteristics. In addition, when a rough surface polysilicon layer such as MPS is applied to the lower electrode surface, the problem becomes more serious due to the higher aspect ratio.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터의 상부전극 형성시 다단계 CVD 공정에 의한 TiN 박막 형성을 도입하여 어스펙트비가 높은 경우에도 캐패시터의 특성저하를 방지할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, by introducing a TiN thin film formed by a multi-step CVD process when forming the upper electrode of the capacitor can prevent the deterioration of the characteristics of the capacitor even when the aspect ratio is high It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor memory device.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a capacitor manufacturing method of a semiconductor memory device according to an embodiment of the present invention.
도 2 및 도 3은 TiN 박막 형성을 위한 CVD 공정 회수에 따른 전기적 특성을 비교하여 나타낸 그래프로서,2 and 3 are graphs comparing the electrical characteristics according to the number of CVD processes for forming a TiN thin film,
도 2는 셀 캐패시턴스 특성을 나타낸 그래프이고,2 is a graph showing cell capacitance characteristics;
도 3은 누설전류 특성을 나타낸 그래프.3 is a graph showing leakage current characteristics.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 20 : 층간절연막10 semiconductor substrate 20 interlayer insulating film
30 : 플러그 40 : 산화막30 plug 40 oxide film
50 : 하부전극 60 : 유전막50: lower electrode 60: dielectric film
70 : 상부전극 80 : 폴리실리콘막70: upper electrode 80: polysilicon film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전극물질로서 TiN 박막을 적용하는 반도체 메모리 소자의 캐패시터 제조방법으로서, 기판 상에 TiCl4 가스와 NH3 가스를 원료 가스로 사용하는 화학기상증착법으로 상기 TiN 박막을 증착하되, 증착 과정 중에 다수번의 NH3 후처리를 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법이 제공된다.본 발명의 다른 측면에 따르면, 소정의 공정이 완료된 반도체 기판 상에 캐패시터용 산화막을 형성하는 단계; 상기 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계; 상기 콘택홀 및 산화막 표면 상에 폴리실리콘막을 증착하고 그 상부에 거친표면의 폴리실리콘층을 성장시켜 하부전극을 형성하는 단계; 상기 하부전극을 상기 산화막 표면이 노출되도록 전면 식각하여 상기 하부전극을 분리하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 TiCl4 가스와 NH3 가스를 원료 가스로 사용하는 화학기상증착법으로 상기 TiN 박막을 증착하되, 증착 과정 중에 다수번의 NH3 후처리를 수행하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, as a method of manufacturing a capacitor of a semiconductor memory device applying a TiN thin film as an electrode material, a chemical vapor deposition method using a TiCl4 gas and NH3 gas on the substrate as a source gas According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor memory device, wherein the TiN thin film is deposited, and a plurality of NH 3 post-treatments are performed during the deposition process. Forming an oxide film for a capacitor on the substrate; Etching the oxide layer to form a contact hole for a capacitor; Depositing a polysilicon layer on the contact hole and the oxide layer and growing a polysilicon layer having a rough surface thereon to form a lower electrode; Separating the lower electrode by etching the entire lower electrode to expose the surface of the oxide layer; Forming a dielectric film on the lower electrode; And depositing the TiN thin film by chemical vapor deposition using TiCl 4 gas and NH 3 gas as a source gas on the dielectric layer, and performing a plurality of NH 3 post-treatments during the deposition process. Is provided.
바람직하게, CVD 공정은 원료가스로서 유량비가 2 : 5 인 TiCl4 가스와 NH3 가스를 사용하고, 챔버의 온도는 550 내지 680℃ 로 조절하여 수행한다. 또한, TiN 박막은 300 내지 700Å의 두께로 형성하며, CVD 공정은 2 내지 6 단계로 수행한다.Preferably, the CVD process is performed by using a TiCl 4 gas and a NH 3 gas having a flow rate ratio of 2: 5 as source gas, and adjusting the temperature of the chamber to 550 to 680 ° C. In addition, the TiN thin film is formed to a thickness of 300 to 700Å, the CVD process is performed in 2 to 6 steps.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(10) 상에 층간절연막(20)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(20)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 그 다음, 상기 제 1 콘택홀에 매립되도록 층간절연막(20) 상에 도전막으로서 제 1 폴리실리콘막을 증착하고 층간절연막(20)의 표면이 노출되도록 전면식각하여 폴리실리콘 플러그(30)를 형성한다. 즉, 이후 형성되는 캐패시터의 하부전극은 이 플러그(30)를 통하여 기판(10)의 활성영역과 콘택하게 된다.Referring to FIG. 1, an interlayer insulating layer 20 is formed on a semiconductor substrate 10, and the interlayer insulating layer 20 is etched to expose a portion of the substrate 10 to form a first contact hole for a plug. Next, a first polysilicon film is deposited as a conductive film on the interlayer insulating film 20 so as to be filled in the first contact hole, and the front surface is etched to expose the surface of the interlayer insulating film 20 to form a polysilicon plug 30. . That is, the lower electrode of the capacitor formed afterwards comes into contact with the active region of the substrate 10 through the plug 30.
그리고 나서, 기판 전면 상에 캐패시터 형성을 위한 산화막(40)을 증착하고, 포토리소그라피 및 식각공정을 이용하여 플러그(30) 및 이 플러그(30)의 주변영역이 일부 노출되도록 산화막(40)을 식각하여, 캐패시터용 제 2 콘택홀을 형성한다. 그 다음, 상기 제 2 콘택홀 및 산화막(40) 표면 상에 제 2 폴리실리콘막을 증착하고 그 상부에 MPS와 같은 거친표면의 폴리실리콘층을 성장시켜 표면적이 향상된 내부 실린더형 하부전극(50)을 형성한다.Then, an oxide film 40 for capacitor formation is deposited on the entire surface of the substrate, and the oxide film 40 is etched so that the plug 30 and the peripheral region of the plug 30 are partially exposed by using photolithography and etching processes. Thus, the second contact hole for the capacitor is formed. Next, a second polysilicon film is deposited on the surfaces of the second contact hole and the oxide film 40, and a polysilicon layer having a rough surface such as MPS is grown on the upper cylindrical lower electrode 50 having an improved surface area. Form.
그 후, 하부전극(50)이 형성된 제 2 콘택홀에 매립되도록 기판 전면 상에 매립용 물질막으로서 예컨대, 포토레지스트막(미도시)을 도포하고, 화학기계연마(Chemical Mechanical Polishing; CMP)를 이용하여 상기 포토레지스트막 및 하부전극(50)을 산화막(40)의 표면이 노출되도록 전면 식각하여 하부전극(50)을 서로 분리시킨다. 그 다음, 포토레지스트막을 제거하고, 하부전극(50) 표면 상에 유전막(60)을 형성한다.Thereafter, for example, a photoresist film (not shown) is coated on the entire surface of the substrate so as to be buried in the second contact hole in which the lower electrode 50 is formed, and chemical mechanical polishing (CMP) is applied. By using the photoresist film and the lower electrode 50 to etch the entire surface so that the surface of the oxide film 40 is exposed to separate the lower electrode 50 from each other. Next, the photoresist film is removed, and the dielectric film 60 is formed on the surface of the lower electrode 50.
그 후, 유전막(60) 상부에 원료가스로서 TiCl4 가스와 NH3 가스를 사용하여 다단계 CVD 공정으로 300 내지 700Å 두께, 바람직하게 300Å의 TiN 박막을 증착하여 상부전극(70)을 형성한다. 즉, CVD 챔버내에서 가스압력을 안정화(stabilization) 시키고, 유량비가 2 : 5 인 TiCl4 가스와 NH3 가스를 동시에 주입하여 열역학적으로 가스반응이 일어날 수 있는 온도, 바람직하게 550 내지 680℃의 온도에서 일정한 압력을 유지하여 일부 두께의 TiN 박막을 형성한 다음,TiCl4 가스에 의해 TiN 박막 내에 잔존하는 Cl 성분을 제거하기 위하여 NH3 가스에 의한 후처리를 수행하고, 챔버 펌핑을 수행하는 공정을 먼저 1회 수행한다. 그리고 나서, 상기 과정을 적어도 1회 이상, 바람직하게 1 내지 5회 더 반복하여 나머지 두께의 TiN 박막을 형성함으로써, 총 2 내지 6 단계의 CVD 공정으로 300Å 두께의 TiN 박막을 형성한다. 예컨대, 300Å 두께의 TiN 박막을 6단계의 CVD 공정으로 형성하는 경우에는 각각의 단계에서 TiN 박막을 50Å씩 증착한다. 이에 따라, 하부전극 표면에 거친표면의 폴리실리콘층을 적용하여 어스펙트비가 더 높아지더라도, 다단계의 CVD 공정에 의한 다단계의 NH3 가스 후처리에 의해 TiN 박막 내의 Cl 성분이 완전히 제거될 수 있으므로, 캐패시터의 특성 저하가 방지된다.Subsequently, a TiN thin film having a thickness of 300 to 700 GPa, preferably 300 GPa is deposited by using a TiCl 4 gas and NH 3 gas as a source gas on the dielectric layer 60 to form an upper electrode 70. That is, the gas pressure is stabilized in the CVD chamber, and the TiCl4 gas and the NH3 gas having a flow rate ratio of 2: 5 are injected at the same time to thermodynamically react at a temperature at which the gas reaction can occur, preferably at a temperature of 550 to 680 ° C. After maintaining the pressure to form a TiN thin film of a certain thickness, after performing a post-treatment by NH3 gas to remove the Cl component remaining in the TiN thin film by TiCl4 gas, the chamber pumping is performed once do. Then, the above process is repeated at least once or more, preferably 1 to 5 times, to form the remaining thickness of the TiN thin film, thereby forming a 300 nm thick TiN thin film by a total of 2 to 6 CVD processes. For example, when a 300-nm-thick TiN thin film is formed by a six-step CVD process, 50 nÅ of TiN thin films are deposited in each step. Accordingly, even if the aspect ratio is higher by applying a rough surface polysilicon layer to the lower electrode surface, since the Cl component in the TiN thin film can be completely removed by the multi-step NH3 gas post-treatment by the multi-step CVD process, the capacitor The deterioration of the properties is prevented.
상기 다단계 CVD 공정에 의한 TiN 박막으로 상부전극(70)을 형성한 후, 후속 열처리 공정시 캐패시터의 특성열화를 방지하기 위하여, 기판 전면 상에 제 3 폴리실리콘막(80)을 형성한다.After the upper electrode 70 is formed of the TiN thin film by the multi-step CVD process, a third polysilicon film 80 is formed on the entire surface of the substrate in order to prevent deterioration of the capacitor during the subsequent heat treatment process.
도 2 및 도 3은 TiN 박막 형성을 위한 CVD 공정 회수에 따른 전기적 특성을 비교하여 나타낸 그래프로서, 도 2 및 도 3에서, A는 300Å 두께의 TiN 박막을 단지 1회의 CVD 공정으로 형성한 종래의 경우를 나타내고, B는 300Å 두께의 TiN 박막을 2회의 CVD 공정으로 150Å 씩 나누어서 형성한 본 발명의 제 1 경우를 나타내며, C는 300Å 두께의 TiN 박막을 6회의 CVD 공정으로 50Å 씩 나누어서 형성한 본 발명의 제 2 경우를 나타낸다.2 and 3 are graphs comparing the electrical characteristics according to the number of CVD processes for forming a TiN thin film. In FIGS. 2 and 3, A is a 300 Å thick TiN thin film formed by only one CVD process. B represents a first case of the present invention in which a 300-nm-thick TiN thin film is formed by dividing the TiN thin film by 150 Å by two CVD processes, and C is a pattern formed by dividing the 300-nm-thick TiN thin film by 50 Å by six CVD processes. The second case of the invention is shown.
도 2에 나타낸 바와 같이, CVD 공정을 6회 수행하는 본 발명의 제 2 경우(C)가 셀캐패시턴스(cell capacitance)가 가장 크며, 또한 1회의 CVD 공정만을 수행하는 종래의 경우(A)에 비해 셀캐패시턴스가 약 1.5fF/cell 정도 증가됨을 알 수 있다. 또한, 도 3에 나타낸 바와 같이, CVD 공정을 6회 수행하는 본 발명의 제 2 경우(C)가 누설전류(leakage current)가 가장 작게 발생되며, 또한 1회의 CVD 공정만을 수행하는 종래의 경우(A)에 비해 누설전류가 약 0.2fA/cell 정도 감소됨을 알 수 있다.As shown in FIG. 2, the second case (C) of the present invention, which performs the CVD process six times, has the largest cell capacitance, and also compared with the conventional case (A) which performs only one CVD process. It can be seen that the cell capacitance is increased by about 1.5 fF / cell. In addition, as shown in FIG. 3, the second case (C) of the present invention which performs the CVD process six times generates the smallest leakage current, and the conventional case of performing only one CVD process ( Compared with A), leakage current is reduced by about 0.2fA / cell.
이와 같이 상기 실시예에 의하면, 하부전극 표면에 거친표면의 폴리실리콘층을 적용하여 어스펙트비가 더 높아지더라도, 다단계의 CVD 공정에 의한 TiN 박막 으로 상부전극을 형성함에 따라, 셀캐패시턴스 및 누설전류 특성이 향상됨으로써, 고집적화에 대응하는 우수한 캐패시터 특성을 확보할 수 있게 된다.As described above, according to the embodiment, even if the aspect ratio is increased by applying a rough surface polysilicon layer on the lower electrode surface, the cell capacitance and leakage current characteristics are formed by forming the upper electrode with the TiN thin film by the multi-step CVD process. By this improvement, excellent capacitor characteristics corresponding to high integration can be ensured.
한편, 상기 실시예에서는 캐패시터의 상부전극 형성시 TiN 박막을 적용하는 경우에 대해서만 설명하였지만, MIM(Metal/Insulator/Metal) 구조의 캐패시터 형성시 하부 및 상부 전극 형성시에도 모두 적용하여 실시할 수 있다.Meanwhile, in the above embodiment, only the case where the TiN thin film is applied when forming the upper electrode of the capacitor has been described. However, when the capacitor is formed in the MIM (Metal / Insulator / Metal) structure, both the lower and upper electrodes may be applied. .
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 캐패시터의 전극 형성시 다단계 CVD 에 의한 TiN 박막 형성을 도입하여 어스펙트비가 높은 경우에도 우수한 캐패시터 특성을 얻을 수 있다.The present invention described above can obtain excellent capacitor characteristics even when the aspect ratio is high by introducing TiN thin film formation by multi-step CVD during electrode formation of the capacitor.
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2001
- 2001-12-31 KR KR10-2001-0088688A patent/KR100445069B1/en not_active IP Right Cessation
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