KR20000042866A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 고집적화에 대응하는 게이트 산화막 특성을 확보함과 더불어 핫캐리어 스트레스에 대한 면역성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 게이트용 금속막, 및 하드 마스크를 순차적으로 형성하는 단계; 하드 마스크, 게이트용 금속막, 도핑된 폴리실리콘막, 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 게이트 양 측의 하부 에지로 질소이온을 이온주입하는 단계; 게이트 양 측벽에 스페이서 산화막을 형성하는 단계; 및, 결과물 구조의 기판을 열처리하여 게이트 산화막의 에지부분 및 상기 스페이서 산화막 저부에 질산화막을 형성하는 단계를 포함한다. 또한, 게이트용 금속막은 티타늄 실리사이드막, 텅스텐 실리사이드막, 텅스텐막으로 구성된 그룹으로부터 선택되는 하나의 막으로 형성하고, 이온주입은 소정의 틸트각, 바람직하게 30°의 틸트각을 준상태에서 극도로 낮은 에너지로 진행하고, 이온주입시 질소의 농도는 1×1014내지 1×1015이온/㎠ 이고, 질소의 자유투사거리는 50 내지 150Å가 되도록 진행한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적화에 대응하는 게이트 산화막 특성을 확보함과 더불어 핫캐리어 스트레스에 대한 면역성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 게이트의 형성시 식각에 의한 손상 및 에지부분의 게이트 산화막 두께를 보상하기 위하여 LDD(Lightly Doped Drain) 산화와 같은 소정의 산화공정을 진행한다. 이때, 게이트 산화막의 에지부분의 두께가 두꺼워져서 게이트 버즈비크(bird's beak)이 형성되어 소자의 동작시 핫캐리어에 의한 영향을 최소화하는 효과를 얻을 수 있다.
그러나, 반도체 소자의 고집적화에 따른 게이트 산화막 두께의 감소로 인하여, 게이트 산화막 두께가 감소되면서, LDD 산화공정시 게이트 산화막의 에지부분에 결함(defect)이 발생되어 게이트 산화막이 열화되는 문제가 발생한다. 뿐만 아니라, 핫캐리어 방지를 위하여 LDD 구조의 접합영역 형성을 위하여 게이트 측벽에 적용되는 스페이서 산화막의 저부가 핫캐리어에 의한 스트레스로 손상됨으로써, 소자의 신뢰성이 저하된다. 또한, 게이트의 전도성을 향상시키기 위하여 게이트용 금속막으로서 텅스텐 실리사이드막, 티타늄 실리사이드막 또는 텅스텐막을 적용하게 되면, LDD 산화시 이상산화 현상으로 게이트의 수직 프로파일이 불균일해지는 문제가 발생된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 고집적화에 대응하는 게이트 산화막 특성을 확보함과 더불어 핫캐리어 스트레스에 대한 면역성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 도핑된 폴리실리콘막
14 : 티타늄 실리사이드막 15 : 하드 마스크
16 : 스페이서 100 : 게이트
17 : 질산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 게이트용 금속막, 및 하드 마스크를 순차적으로 형성하는 단계; 하드 마스크, 게이트용 금속막, 도핑된 폴리실리콘막, 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 게이트 양 측의 하부 에지로 질소이온을 이온주입하는 단계; 게이트 양 측벽에 스페이서 산화막을 형성하는 단계; 및, 결과물 구조의 기판을 열처리하여 게이트 산화막의 에지부분 및 상기 스페이서 산화막 저부에 질산화막을 형성하는 단계를 포함한다.
또한, 게이트용 금속막은 티타늄 실리사이드막, 텅스텐 실리사이드막, 텅스텐막으로 구성된 그룹으로부터 선택되는 하나의 막으로 형성하고, 이온주입은 소정의 틸트각, 바람직하게 30°의 틸트각을 준상태에서 극도로 낮은 에너지로 진행하고, 이온주입시 질소의 농도는 1×1014내지 1×1015이온/㎠ 이고, 질소의 자유투사거리는 50 내지 150Å가 되도록 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘을 함유한 반도체 기판(10) 상에 필드 산화막(11)을 형성하여 액티브 영역을 정의하고, 필드 산화막(11)이 형성된 기판 상에 게이트 산화막(12)을 습식산화공정으로 형성한다. 그런 다음, 게이트 산화막(12) 상부에 예컨대 P가 도핑된 폴리실리콘막(13)과 게이트용 금속막, 바람직하게 티타늄 실리사이드(TiSi)막(14)을 순차적으로 형성하고, 티타늄 실리사이드막(14) 상부에 포토리소그라피 표면 반사를 방지하기 위하여 하드 마스크(15)를 형성한다. 여기서, 게이트용 금속막으로서 티타늄 실리사이드막(14) 대신에 텅스텐 실리사이드막이나 텅스텐막을 이용할 수 있다.
도 1b를 참조하면, 하드 마스크(15) 상에 포토리소그라피로 게이트용 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로하여 하드 마스크(15), 티타늄 실리사이드막(14), 폴리실리콘막(13), 및 게이트 산화막(12)을 식각하여 게이트(100)를 형성한다. 그리고 나서, 공지된 방법으로 상기 마스크 패턴을 제거하고, 게이트(100) 양측의 하부 에지로 질소이온을 이온주입한다. 이때, 이온주입은 소정의 틸트각, 바람직하게 약 30°정도의 틸트각을 준 상태에서 극도로 낮은 에너지(ultral low energy)에서 진행한다. 또한, 질소의 농도는 1×1014내지 1×1015이온/㎠ 정도로 진행하고, 질소의 자유투사깊이(Rp)는 50 내지 150Å이 되도록 한다.
도 1c를 참조하면, 기판 전면에 산화막을 화학기상증착(Chemical Vapor Deposition; CVD) 방식으로 증착하고 블랭킷 식각하여, 게이트(100) 양 측에 스페이서 산화막(16)을 형성한다. 그 후, 열처리 공정을 진행하여 게이트 산화막(12)의 에지부분 및 스페이서 산화막(16)의 저부에 질산화막(17)을 형성한다. 이러한 질산화막(17)에 의해, 이후 소자의 동작시 핫캐리어 스트레스에 대한 면역성을 향상될 뿐만 아니라, 드레인(미도시)과 게이트 사이에 걸리는 전기장으로 인한 게이트 산화막(12)의 특성저하가 방지된다. 또한, 별도의 LDD 산화공정이 요구되지 않기 때문에, 상기한 바와 같이 게이트 물질로서 텅스텐 실리사이드막, 티타늄 실리사이드막 또는 텅스텐 등을 이용하더라도 LDD 산화에 의한 이상 산화현상이 발생되지 않는다.
상기한 본 발명에 의하면, 게이트 형성후 게이트 양측의 하부에지로 소정의 틸트각을 준 상태에서 질소이온을 주입함으로써, 이후 열처리 공정시 게이트 산화막의 에지부분 및 스페이서 산화막 저부가 질화되어 질산화막으로 변형된다. 이에 따라, 게이트 산화막의 특성저하가 방지되고, 핫캐리어 스트레스에 대한 면역성이 향상된다. 또한, LDD 산화공정과 같은 별도의 산화공정이 요구되지 않기 때문에, 게이트 금속막으로서 텅스텐 실리사이드막, 티타늄 실리사이드막 또는 텅스텐 등을 이용하더라도 이상 산화와 같은 현상이 발생되지 않으므로, 결국 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (6)

  1. 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 게이트용 금속막, 및 하드 마스크를 순차적으로 형성하는 단계;
    상기 하드 마스크, 게이트용 금속막, 도핑된 폴리실리콘막, 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계;
    상기 게이트 양 측의 하부 에지로 질소이온을 이온주입하는 단계;
    상기 게이트 양 측벽에 스페이서 산화막을 형성하는 단계; 및,
    상기 결과물 구조의 기판을 열처리하여 상기 게이트 게이트 산화막의 에지부분 및 상기 스페이서 산화막 저부에 질산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트용 금속막은 티타늄 실리사이드막, 텅스텐 실리사이드막, 텅스텐막으로 구성된 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 이온주입은 소정의 틸트각을 준상태에서 극도로 낮은 에너지로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 틸트각은 약 30°정도인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 이온주입시 상기 질소의 농도는 1×1014내지 1×1015이온/㎠ 인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 이온주입은 상기 질소의 자유투사깊이가 50 내지 150Å가 되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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