KR20000035750A - 반도체 장치의 층간 도전층 형성 방법 - Google Patents

반도체 장치의 층간 도전층 형성 방법 Download PDF

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Abstract

반도체 장치의 층간 절연층 형성 방법은 반도체 기판 상에 제1 층간 절연층을 형성하는 단계, 제1 층간 절연층 상에 도전층을 형성하는 단계, 포토리소그래피 공정을 통해 도전층을 패터닝하여 제1 배선층을 형성하는 단계, 제1 층간 절연층 및 제1 배선층 상에 제2 층간 절연층을 형성하는 단계, 화학적 및 기계적 연마법에 의해 제2 층간 절연층의 표면을 평탄화하는 단계, 및 850℃ 내지 900℃의 질소 또는 산소 분위기에서 제2 층간 절연층을 열 처리하는 단계를 포함한다.

Description

반도체 장치의 층간 도전층 형성 방법{METHOD FOR FORMING INTERLAYER INSULATIVE LAYERS OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 층간 절연층 형성 방법에 관한 것으로, 특히 화학적 및 기계적 연마(polishing) (하기, CMP)를 이용한 반도체 장치의 층간 절연층 형성 방법에 관한 것이다.
최근 수년간, 전자 장치 내부의 금속 배선의 피치는, 메모리 또는 논리와 같은 LSI의 집적 밀도가 높아지게 됨에 따라 현저하게 감소되었다. 포토리소그래피, 에칭 등과 같은 정밀한 공정은, 배선의 피치가 감소될수록 어렵게 된다. 기저부의 절연층을 평탄화하는 것은, 포토리소그래피와 에칭과 같은 정밀한 공정의 마진을 보장하기 위한 가장 중요한 기술 중의 하나이다.
지금까지 P 도핑 글래스층의 리플로우(reflow)법, 실리카 에칭 백법 등이 기저부의 절연층의 표면을 평탄화하기 방법으로 고안되었지만, 완전하게 평탄화된 표면을 구현하기 위한 가장 효과적인 방법은 CMP법으로서, 이 방법은 차후에 LSI를 제조하기 위한 방법으로 이용될 것이다.
다음으로, 종래의 반도체 장치의 층간 절연층 형성 방법을 설명한다. 도 1은 종래의 층간 절연층 형성 방법에 의해 제조된 반도체 장치의 평면도이다. 도 2a 내지 도 2d는 종래의 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 1에 도시된 선 X-X을 따라 절취한 도면이다. 도 3a 내지 도 3d는 종래의 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 1에 도시된 선 Y-Y를 따라 절취한 도면이다. 도 2a 내지 도 2d는 도 3a 내지 도 3d에 각각 대응한다.
도 2a 및 도 3a에 도시된 바와 같이, MOS 트랜지스터 (도시되지 않음)를 반도체 기판(101)의 역할을 하는 Si 기판 상에 형성한 후, 제1 층간 절연층(102)로서 두께가 약 200㎚인 P 도핑 규산염 글래스층 또는 SiO2층을 일반적인 CVD법으로 그 위에 형성한다. 또한, 두께가 약 200㎚인 다결정 Si층 또는 고융해점 금속층을 그 위에 형성한 후, 이와 같이 얻어진 도전층을 포토리소그래피 공정을 통해 패터닝하여, 제1 배선층(103)을 형성한다.
다음으로, 도 2b 및 도 3b에 도시된 바와 같이, 두께가 약 800㎚인 P 도핑 규산염 글래스층 또는 SiO2층을 일반적인 CVD법으로 그 위에서 성장시켜, 이와 같이 얻어진 절연층을 약 20분간 850℃의 질소 분위기에서 어닐링하여, 제2 층간 절연층(104)을 형성한다.
다음으로, 도 2c 및 도 3c에 도시된 바와 같이, 제2 층간 절연층(104)을 약 400㎚만큼 연마(polishing)하여, 제2 층간 절연층(104)의 표면을 평탄화한다. 이 때, 마이크로-스크래치가 연마된 표면의 일부에 형성된다. 수직 에지(105a)가 마이크로-스크래치(105)의 양 측면에 형성된다.
다음으로, 도 2d 및 도 3d에 도시된 바와 같이, Al 또는 Al 합금층을 스퍼터링법으로 제2 층간 절연층(104) 상에 적층한 후, 이와 같이 얻어진 금속층을 포토리소그래피 공정을 통해 패터닝하고 에칭하여, 금속 배선(106)들을 형성한다. 이러한 방식으로, 반도체 장치(100)를 완성한다.
층간 절연층의 표면을 평탄화하기 위한 CMP법으로 정밀한 공정의 마진을 효과적으로 개선하지만, 이러한 방법은 특유의 단점을 발생시킨다.
CMP법에 있어서, 층간 절연층의 표면은, 슬러리(slurry)라 불리는 연마제로 연마하는데, 이는 연마제에 임의의 확률로 다른 입자보다 더 큰 직경을 갖는 석영 입자를 포함한다. 결과적으로, 마이크로-스크래치(105)들은 보다 큰 직경을 갖는 석영 입자들에 의해 연마된 표면 상에 발생하게 된다.
마이크로 스크래치를 위에 갖는 제2 층간 절연층(104) 상에 배선을 형성하는 경우, 제2 층간 절연층(104) 상에 적층한 금속층을 에칭할 때, 에칭한 금속층의 나머지인 잔류물(107)이 마이크로-스크래치(105)의 수직 에지(105a)에 바로 근접하게 형성된다. 인접한 금속 배선(106)들 간의 전기 도전이 잔류물(107)에 의해 발생하여, 그 사이가 단락된다. 따라서, 제품의 수율이 감소되고, 제품의 안정성이 저하된다.
따라서, 본 발명의 목적은 마이크로-스크래치를 위에 갖는 층간 절연층을 어닐링함으로써 에칭 후에 잔류물이 생성되는 것을 방지하는 반도체 장치의 층간 절연층 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 또 다른 층간 절연층으로 마이크로-스크래치를 위에 갖는 층간 절연층의 표면을 덮음으로써 에칭 후에 잔류물이 생성되는 것을 방지하는 반도체 장치의 층간 절연층 형성 방법을 제공하는 것이다.
본 발명의 제1 특성에 따르면, 반도체 장치의 층간 절연층 형성 방법은:
반도체 기판 상에 제1 층간 절연층을 형성하는 단계,
상기 제1 층간 절연층 상에 도전층을 형성하는 단계,
상기 도전층을 포토리소그래피를 통해 패터닝하여 제1 배선층을 형성하는 단계,
상기 제1 층간 절연층 및 상기 제1 배선층 상에 제2 층간 절연층을 형성하는 단계,
상기 제2 층간 절연층의 표면을 화학적 및 기계적 연마법에 의해 평탄화하는 단계, 및
상기 제2 층간 절연층을 850℃ 내지 900℃의 질소 또는 산소 분위기에서 열 처리하는 단계
를 포함한다.
본 발명의 제2 특성에 따르면, 반도체 장치의 층간 절연층 형성 방법은:
반도체 기판 상에 제1 층간 절연층을 형성하는 방법,
상기 제1 층간 절연층 상에 도전층을 형성하는 방법,
상기 도전층을 포토리소그래피를 통해 패터닝하여 제1 배선층을 형성하는 단계,
상기 제1 층간 절연층 및 상기 제1 배선층 상에 제2 층간 절연층을 형성하는 단계,
상기 제2 층간 절연층의 표면을 기계적 및 화학적 연마법에 의해 패터닝하는 단계, 및
상기 제2 층간 절연층 상에 제3 층간 절연층을 형성하는 단계
를 포함한다.
본 발명에 따른 반도체 장치의 층간 절연층 형성 방법은 제3 층간 절연층을 형성하는 단계 이후에 제3 층간 절연층 상에 제2 층간 절연층을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 실시예에 있어서, 상기 제3 층간 절연층을 도핑하지 않은 규산염 글래스로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 층간 절연층 형성 방법은 상기 제3 층간 절연층을 형성하는 단계 이후에 850℃ 내지 900℃에서 상기 제3 층간 절연층을 열 처리하는 단계를 포함하는 것이 바람직하다.
반도체 장치의 층간 절연층 형성 방법은 상기 제3 층간 절연층을 열 처리하는 단계 이후에 상기 제3 층간 절연층 상에 제2 배선층을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 실시예에 있어서, 상기 제3 층간 절연층을 B 및 P 도핑된 규산염 글래스로 형성하는 것이 바람직하다.
본 발명의 실시예에 있어서, 850℃ 내지 900℃의 질소 및 산소 분위기에서 제2 층간 절연층을 열 처리함으로써 마이크로-스크래치의 수직 에지를 평활하게 할 수 있다. 결과적으로, 제2 배선층을 에칭하여 형성하는 경우에 잔류물이 생성되는 것을 방지하여, 제품의 수율의 저하를 피할 수 있고, 안정성이 높은 반도체 장치를 제공할 수 있다.
도 1은 종래의 반도체 장치의 층간 절연층 형성 방법에 의해 제조된 반도체 장치의 평면도.
도 2a 내지 도 2d는 종래의 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 1에 도시된 선 X-X를 따라 절취한 도면임.
도 3a 내지 도 3d는 종래의 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 1에 도시된 선 Y-Y를 따라 절취한 도면임.
도 4는 본 발명의 바람직한 제1 실시예에 따른 방법에 의해 제조된 반도체 장치의 평면도.
도 5a 내지 도 5b는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 4에 도시된 선 X-X를 따라 절취한 도면임.
도 6a 내지 도 6c는 도 5a 내지 도 5b로부터 계속되는 제조 단계들을 도시하는 단면도.
도 7a 내지 도 7b는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 4에 도시된 선 Y-Y를 따라 절취한 도면임.
도 8a 내지 도 8c는 도 7a 내지 도 7b로부터 계속되는 제조 단계들을 도시하는 단면도.
도 9는 본 발명의 바람직한 제2 실시예에 따른 방법에 의해 제조된 반도체 장치의 평면도.
도 10a 내지 도 10c는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 9에 도시된 선 X-X를 따라 절취한 도면임.
도 11a 내지 도 11c는 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 9에 도시된 선 Y-Y를 따라 절취한 도면임.
도 12는 본 발명의 바람직한 제3 실시예에 따른 방법에 의해 제조된 반도체 장치의 평면도.
도 13a 내지 도 13d는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 12에 도시된 선 X-X를 따라 절취한 도면임.
도 14a 내지 도 14d는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 도시하는 단면도로서, 이 단면도들은 도 12에 도시된 선 Y-Y를 따라 절취한 도면임.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 장치
4 : 제1 배선층
5: 제2 층간 절연층
7 : 리플로우 면
8 : 금속 배선
첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
하기, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치의 층간 절연층 형성 방법들을 구체적으로 설명할 것이다. 도 4는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 평면도를 도시한다. 도 5a 내지 도 5b, 및 도 6a 내지 도 6c는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 제조 공정의 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 4에 도시된 선 X-X를 따라 절취한 도면이다. 도 7a 내지 도 7b, 및 도 8a 내지 도 8c는 본 발명의 바람직한 제1 실시예에 따른 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 4에 도시된 선 Y-Y를 따라 절취한 도면이다. 도 5a 내지 도 5b, 및 도 6a 내지 도 6c는 도 7a 내지 도 7b, 및 도 8a 내지 도 8c에 각각 대응한다.
바람직한 제1 실시예에 따른 반도체 장치(1)를 제조하는 방법을 설명할 것이다. 먼저, 도 5a 및 도 7a에 도시된 바와 같이, 반도체 기판(2)의 역할을 하는 Si 기판 상에 MOS 트랜지스터 (도시되지 않음)를 형성한 후, 제1 층간 절연층(3)으로서 두께가 약 200㎚인 B 및 P 도핑 규산염 글래스(BPSG)층 또는 SiO2층을 일반적인 CVD법으로 그 위에 형성한다. 그 다음, 제1 층간 절연층(3) 상에 두께가 약 200㎚인 다결정 Si층 또는 고융해점 금속층을 형성한 후, 포토리소그래피 또는 에칭을 이용한 패터닝을 그 위에 연속적으로 적용하여, 제1 배선층(4)을 형성한다.
다음으로, 도 5b 및 도 7b에 도시된 바와 같이, 두께가 약 800㎚인 B 및 P 도핑 규산염 글래스층을 일반적인 CVD법으로 그 위에 형성한 후, 처리된 기판을 20분간 850℃의 질소 분위기에서 어닐링하여, 제2 층간 절연층(5)을 형성한다.
다음으로, 도 6a 및 8a에 도시된 바와 같이, 제2 층간 절연층(5)을 CMP법으로 약 400㎚만큼 연마하여, 제2 층간 절연층의 표면을 평탄화한다. 이 경우, 마이크로-스크래치(6)가 연마된 표면에 형성되고, 수직 에지(6a)가 마이크로-스크래치(6)의 양 측면에 형성된다.
상술한 상태에서, P 및 B 도핑 규산염 글래스로 형성된 제2 층간 절연층(5)을 850℃ 내지 900℃의 질소 또는 산소 분위기에서 어닐링하고, 그 위에 마이크로-스크래치를 갖는 제2 층간 절연층의 표면을 리플로우한다. 어닐링을 마쳤을 때 매우 평활한 리플로우 면(7)이 형성되며, 도 8a에 도시된 수직 에지(6a)는 모를 없애고 둥글게 하여 도 8b에 도시된 바와 같은 완만한 에지(7a)를 형성한다.
다음으로, 도 6c 및 도 8c에 도시된 바와 같이, Al 또는 Al 합금층을 스퍼터링법으로 제2 층간 절연층(5) 상에 적층한 후, 제2 배선층의 역할을 하는 금속 배선(8)을 포토리소그래피 공정 및 에칭을 통해 패터닝하여 형성한다.
상기 설명한 바와 같이, 본 발명의 바람직한 제1 실시예에 있어서, 질소 또는 산소 분위기에서 제2 층간 절연층(5)을 어닐링함으로써, 마이크로-스크래치(6)들을 위에 갖는 제2 층간 절연층(5)의 표면이 리플로우되므로, 그 표면 상에 마이크로-스크래치(6)에 의해 발생되는 수직 에지는 존재하지 않는다. 따라서, 금속 배선(8)을 그 위에 형성하는 경우, 에칭 후의 잔류물이 제2 층간 절연층(5)의 표면 상에 형성되지 않는다. 따라서, 동일층 상에 형성된 인접한 금속 배선들(8) 사이에는 전기 도전이 발생하지 않으므로, 금속 배선들 간의 단락을 제거하여, 제품 수율의 저하를 방지할 수 있고, 안정성이 높은 반도체 장치(1)를 제공할 수 있다.
다음으로, 본 발명의 제2 실시예를 도 9, 도 10a 내지 도 10c, 및 도 11a 내지 도 11c를 참조하여 상세히 설명할 것이다. 도 4 내지 도 11c에 걸쳐서, 동일한 기능을 갖는 구조적 요소는 동일한 참조 번호로 표시하고, 그 상세한 설명은 생략할 것이다. 도 9는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 평면도를 도시한다. 도 10a 내지 도 10c는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 9에 도시된 선 X-X를 따라 절취한 도면이다.
도 11a 내지 도 11c는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 9에 도시된 선 Y-Y를 따라 절취한 도면이다. 도 10a 내지 도 10c는 도 11a 내지 도 11c에 각각 대응한다.
도 6a, 도 8a, 도 10a, 및 도 11a에 도시된 바와 같이, 바람직한 제2 실시예에 따른 층간 절연층을 형성하는 단계들은, 제2 층간 절연층(5)의 표면을 CMP법으로 연마할 때까지는 바람직한 제1 실시예의 단계들과 동일하다.
그 후, 도 10b 및 도 11b에 도시된 바와 같이, 두께가 약 200㎚인 SiO2또는 도핑되지 않은 규산염 글래스(NSG)층을 제3 층간 절연층(9)과 같이 일반적인 CVD법으로 제2 층간 절연층(5) 상에 형성시킨다. 마이크로-스크래치(6)가 제3 층간 절연층(9)으로 덮히므로, 마이크로-스크래치(6)의 수직 에지(6a)는 평활하게 된다.
다음으로, 도 10c 및 도 11c에 도시된 바와 같이, Al 또는 Al 합금층을 제3 층간 절연층(9) 상에 적층한 후, 제2 배선층의 역할을 하는 금속 배선(8)을 포토리소그래피 공정 및 에칭을 통해 패터닝하여 형성한다.
바람직한 제2 실시예에 따르면, 마이크로-스크래치(6)가 제3 층간 절연층(9)으로 덮히므로, 마이크로-스크래치(6)에 의해 발생되는 수직 에지는 존재하지 않고, 금속 배선(8)을 형성한 경우, 에칭 후의 잔류물이 생성되지 않는다. 따라서, 동일층에 형성된 금속 배선(8)들 사이에 전기 도전이 발생하지 않아서, 제품 수율의 저하를 방지할 수 있고, 안정성이 높은 반도체를 제조할 수 있다.
마이크로-스크래치(6)가 깊어서 제1 배선층(4)에 도달한 경우, 종래의 반도체 장치 및 바람직한 제1 실시예에 따르면, 제1 배선층(4)과, 제2 층간 절연층(5) 상에 형성된 금속 배선(8) 사이에 단락이 발생한다. 그러나, 바람직한 제2 실시예에 따르면, 제3 층간 절연층(9)을 CMP법으로 그 표면을 평탄화한 후 제2 층간 절연층 상에 형성하므로, 제1 배선층(4)과, 제2 층간 절연층(5) 상에 형성된 금속 배선(8) 사이의 단락이 방지될 수 있다.
다음으로, 본 발명의 바람직한 제3 실시예를 도 12, 도 13a 내지 도 13d, 및 도 14a 내지 도 14d를 참조하여 상세히 설명할 것이다. 도 4 내지 도 8c, 도 12, 도 13a 내지 도 13d, 및 도 14a 내지 도 14d에 걸쳐, 동일한 기능을 갖는 구조적 요소는 동일한 참조 번호로 표시하고, 그 상세한 설명은 생략할 것이다. 도 12는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 평면도이다. 도 13a 내지 도 13d는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 12에 도시된 선 X-X를 따라 절취한 도면이다. 도 14a 내지 도 14d는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 층간 절연층 형성 방법을 단계 순으로 설명하기 위한 단면도로서, 이 단면도들은 도 12에 도시된 선 Y-Y를 따라 절취한 도면이다. 도 13a 내지 도 13d는 도 14a 내지 도 14d에 각각 대응한다.
도 6a, 도 8a, 도 13a, 및 도 14a에 도시된 바와 같이, 바람직한 제3 실시예에 따른 층간 절연층을 형성하는 단계들은, 제2 층간 절연층(5)의 표면을 CMP법으로 연마할 때까지는 바람직한 제1 실시예의 단계들과 동일하다.
이 후, 도 13b 및 도 14b에 도시된 바와 같이, 두께가 약 300㎚인 B 및 P 도핑 규산염 글래스를 CVD법으로 제2 층간 절연층(5) 상에 형성하여, 제3 층간 절연층(9)을 형성한다. 이러한 상태에 있어서, 마이크로-스크래치(6)가 제3 층간 절연층(9)으로 덮히므로, 마이크로-스크래치(6)의 수직 에지는 평활한 형태로 변형된다.
다음으로, 도 13c 및 도 14c에 도시된 바와 같이, 이러한 상태로 처리된 기판을 850℃ 내지 900℃의 질소 또는 산소 분위기에서 어닐링하고, B 및 P 도핑 규산염 글래스로 형성한 제3 층간 절연층(9)을 리플로우하여, 마이크로-스크래치(6)를 완전히 매립하고, 층간 절연층(10)을 형성한다. 이 표면은 완전 평활 표면(11)이 된다.
다음으로, 도 13d 및 도 14d에 도시된 바와 같이, Al 또는 Al 합금층을 스퍼터링법으로 완전 평활 표면(11) 상에 적층한 후, 이와 같이 얻어진 금속층을 포토리소그래피 공정을 통해 패터닝하고, 제2 배선층의 역할을 하는 금속 배선층(8)을 에칭 공정을 통해 층간 절연층(10) 상에 형성한다.
상기 설명한 바와 같이, 본 실시예에 있어서, 마이크로-스크래치(6)를 제3 층간 절연층(9)으로 덮고 나서 제3 층간 절연층(9)을 열 처리하므로, 마이크로-스크래치(6)에 의해 형성된 수직 에지는 완전하게 복구되고, 완전 평활 표면(11)이 형성된다. 따라서, 완전 평활 표면(11) 상에 형성되는 금속 배선(8)을 형성하기 위한 에칭 시에 생성된 잔류물이 제거된다. 결과적으로, 동일층 상에 형성된 금속 배선(8)들 사이에는 전기 도전이 발생하지 않으므로, 금속 배선(8)들 간의 단락을 제거하여, 제품 수율의 저하를 방지할 수 있고, 안정성이 높은 반도체 장치를 제공할 수 있다.
상기 구조에서 마이크로-스크래치(6)가 깊어서 제1 배선층(4)에 도달한 경우, 종래의 장치 및 본 발명의 바람직한 제1 실시예에 따르면, 제1 배선층(4)과, 제2 층간 절연층(5) 상에 형성된 금속 배선(8) 사이에 단락이 발생한다. 그러나, 본 발명의 바람직한 제3 실시예에 따르면, 제2 층간 절연층(5)을 CMP법으로 평탄화하므로, 제3 층간 절연층(9)을 그 위에 형성하여 열 처리하고 완전 평활 표면(11)을 갖는 층간 절연층(10)을 형성하여, 제1 배선층(4)과, 층간 절연층(10) 상에 형성된 금속 배선(8) 사이의 단락을 완전하게 방지할 수 있다.
상기 설명한 바와 같이, 본 발명에 따르면, 마이크로-스크래치에 의해 층간 절연층의 표면 상에 형성된 수직 에지들을 평활화함으로써, 잔류물이 금속 배선의 형성 시 생성되는 것을 방지하여, 금속 매선들 간의 단락에 의해 유발되는 제품 수율의 저하를 피할 수 있고, 안정성이 높은 반도체 장치의 제조 방법을 제공할 수 있다.
특정 실시예에 관하여 완전하고 명료하게 개시되도록 본 발명을 설명하였지만, 첨부된 특허청구범위는 이에 한정되는 것이 아니라, 기본적인 사상 내에서 적절하게 설정할 수 있는 본 기술 분야의 숙련자에게 있을 수 있는 모든 변형과 대안적인 구성을 구현할 수 있도록 해석될 수 있다.

Claims (7)

  1. 반도체 장치의 층간 절연층 형성 방법에 있어서,
    반도체 기판 상에 제1 층간 절연층을 형성하는 단계,
    상기 제1 층간 절연층 상에 도전층을 형성하는 단계,
    상기 도전층을 포토리소그래피를 통해 패터닝하여 제1 배선층을 형성하는 단계,
    상기 제1 층간 절연층 및 상기 제1 배선층 상에 제2 층간 절연층을 형성하는 단계,
    상기 제2 층간 절연층의 표면을 화학적 및 기계적 연마법에 의해 평탄화하는 단계, 및
    상기 제2 층간 절연층을 850℃ 내지 900℃의 질소 또는 산소 분위기에서 열 처리하는 단계
    를 포함하는 반도체 장치의 층간 절연층 형성 방법.
  2. 반도체 장치의 층간 절연층 형성 방법에 있어서,
    반도체 기판 상에 제1 층간 절연층을 형성하는 단계,
    상기 제1 층간 절연층 상에 도전층을 형성하는 단계,
    상기 도전층을 포토리소그래피를 통해 패터닝하여 제1 배선층을 형성하는 단계,
    상기 제1 층간 절연층 및 상기 제1 배선층 상에 제2 층간 절연층을 형성하는 단계,
    상기 제2 층간 절연층의 표면을 기계적 및 화학적 연마법에 의해 패터닝하는 단계, 및
    상기 제2 층간 절연층 상에 제3 층간 절연층을 형성하는 단계
    를 포함하는 반도체 장치의 층간 절연층 형성 방법.
  3. 제2항에 있어서,
    상기 제3 층간 절연층 상에 제2 배선층을 형성하는 단계
    를 더 포함하는 반도체 장치의 층간 절연층 형성 방법.
  4. 제2항에 있어서,
    상기 제3 층간 절연층을 도핑되지 않은 규산염 글래스로 형성하는 반도체 장치의 층간 절연층 형성 방법.
  5. 제2항에 있어서,
    상기 제3 층간 절연층을 850℃ 내지 900℃의 질소 또는 산소 분위기에서 열 처리하는 단계
    를 더 포함하는 반도체 장치의 층간 절연층 형성 방법.
  6. 제5항에 있어서,
    상기 제3 층간 절연층 상에 제2 배선층을 형성하는 단계
    를 더 포함하는 반도체 장치의 층간 절연층 형성 방법.
  7. 제5항에 있어서,
    상기 제3 층간 절연층을 B 및 P 도핑 규산염 글래스로 형성하는 반도체 장치의 층간 절연층 형성 방법.
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