KR20000035020A - 소형화된 반도체 패키지 장치 - Google Patents

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KR20000035020A
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Abstract

본 발명은 반도체 패키지 장치(semiconductor package arrangement), 더욱 상세하게는, 경량이고 소형화된 전자 패키지나 모듈(module)에 관한 것으로, 반도체 칩(chip)을 포함하는 집적 회로(integrated circuit)의 치수(dimensions)와 칩 캐리어(chip carrier)의 치수는 최소의 무게와 최소의 크기 관계를 제공하기 위해 최적화된다. 또한, 작고, 경량이며 기본적으로 소형화된 칩 크기의 칩 캐리어 패키지 모듈을 생산하도록 반도체 패키지 장치를 형성하는 방법이 기술된다. 특정한 응용(specific application)에 의해 요구되는 바와 같이, 유기 적층(organic laminate) 다층 세라믹 기판(multi-layer ceramic substrate) 또는 유기 적층 가요성 기판(flexible substrate)으로 만들 수 있는 칩 캐리어는 기본적으로 상기 칩 캐리어 상에 용이하게 장착되는 집적 회로나 반도체 칩의 치수 보다 작은 전체 주변 치수를 갖도록 설계된다. 기본적으로, 칩 캐리어나 기판은 솔더 범프(solder bump)나 도전성 점착제(conductive adhesive), 또는 다른 적당한 플립 칩 접속 방법 중 어느 하나를 매개로 하여 반도체 칩에 전기적으로 접속된다. 칩 캐리어나 기판 상에 칩을 탑재하는 전자 패키지 장치의 이용은 후자인 상기 기판이 반도체 칩보다 좁은 주변 치수를 가지므로 특히 칩과 칩 캐리어 기판 간의 열 팽창 계수의 차이로 인해 발생된 에지 응력을 제거하고, 실제로 전기적인 상호 접속이나 솔더 결합의 고장 가능성을 유발시키는 상기 높은 기계적 응력과 광범위한(extensive) 열 유도 비틀림을(fail) 감소시킨다.

Description

소형화된 반도체 패키지 장치 {MINIATURIZED SEMICONDUCTOR PACKAGE ARRANGEMENT}
본 발명은 반도체 패키지 장치(semiconductor package arrangement)에 관한 것으로, 더욱 상세하게는, 경량이고 소형화된 전자 패키지나 모듈(module)에 관한 것이다. 반도체 칩(chip)을 포함하는 집적 회로(integrated circuit)의 치수(dimensions)와 캐리어(chip carrier)의 치수는 최소 무게와 크기(size) 관계(relationship)를 제공하기 위해 최적화된다. 또한 본 발명은 작고, 경량이며 기본적으로 소형화된 칩 크기를 갖는 칩 캐리어 패키지 모듈을 생산하기 위한 반도체 패키지 장치를 형성하는 새로운 방법에 관한 것이다.
전자 패키징 기술, 특히 집적 회로를 일체화하는 반도체 칩 구조와 관련하여, 반도체 칩과 상기 칩을 지지하는 칩 캐리어 기판 사이에서 발생하는 열 팽창 계수(coefficient of thermal expansion)의 차이로 인한 열 팽창 정도(extent)와 관련하여 많은 차이가 발생한다. 이것은 높은 기계적 응력(stress)과 광범위한 (extensive) 비틀림(warpage)이 나타나는 에폭시 글래스 적층 플라스틱(epoxy glass laminate plastic) 볼 그리드 어레이(ball grid array; BGA)에서 사용된 것과 같은 캐리어 기판에서 전기적인 상호 접속에 나쁜 영향을 미치고 전자 회로 고장 가능성을 초래하는 결과를 가져온다. 또한, 현대 산업에 대한 예측(projection)이나 로드맵(roadmap) 및 과거 기술 경향으로 예측되는 바와 같이, 이러한 문제는 전체 반도체 칩 치수와 상기 칩의 크기가 계속해서 증가하여 악화된다. 예를 들면, 현재 플립-칩(flip-chip) 볼 그리드 어레이(BGA) 패키지 설계는 반도체 칩에서 발생하는 높은 인장 응력(tensile stress)으로 인한 칩 파손 위험(fracture risk)을 포함하는 심각한 위험에 놓여 신뢰성을 위협받는다. 특히, 이러한 높은 인장 응력은 손상 형태를 자주 유발하는 웨이퍼 다이싱(wafer dicing)이 크랙(crack)의 개시(initiation) 또는 갈라진 틈(fissure)의 전파(propagation)를 일으키는 영역(site)인 칩의 뒷면에서 칩의 에지(edge)를 따라 발생된다. 상기한 문제들을 완화하기 위해, 본 발명은 반도체나, 전자 회로 패키지에서 발생되는 응력의 크기를 상당히 감소시킬 수 있도록 적용되고, 특히, 패키지의 에지에서 발생되는 모든 응력(any stress)을 매우 낮게 하여 견딜수 있는 수준으로 개선하도록 적용된다. 이러한 방법으로 웨이퍼의 다이싱에 기인한 파손 개시(fracture initiation)가 있는 칩 에지 상에서 작용하는 열 유발 응력(thermally-induced stress)에 의한 칩 파손(fracture)의 위험을 제거한다. 또한, 본 발명의 전자 패키지 장치로 인해, 솔더 볼(solder ball)은 칩 새도우(chip shadow)라고 하는 에지에 더 이상 정렬되지 않으므로, 칩 새도우의 에지쪽에 위치한 볼에 의해 발생하는 BGA 솔더 볼의 피로(fatigue)에 대한 모든 위험이 감소된다. 그로 인해, 상기 위치에서 발생하는 모든 응력(any stress)이 제거된다. 근본적으로, 전자 패키지나 반도체 패키지, 또는 칩 패키지에 대한 본 발명의 개념은 일반적으로 몰딩시 칩 크기에 제한을 받지 않는 몰딩된 패키지의 제공을 가능하게 하는데, 예를 들면, 플립-칩 볼 그리드 어레이 패키지와 같은 특정 형태와 같은 것을 말한다. 칩 어셈블리(chip assembly)는 솔더 리플로우(reflow)나 와이어 본드에 무관하게 현재 개별적으로 처리된다. 본 발명의 전자 패키지 장치 또는 반도체 칩 패키지 장치와 상기 장치를 생산하는 방법은 웨이퍼 단계에 대한 조립 절차(assembly procedure)를 상당히 단순화하여, 제조 비용과 어셈블리 처리 비용을 절감할 수 있도록 한다.
종래 기술
칩 캐리어와 같이 기판 상에 지지되는 반도체 칩으로 구성되는 칩-패키지 모듈의 생산과 관련하여 현재 실시되는 기술에서, 상기의 문제는 특히 반도체 칩과 칩 캐리어 사이에 존재하는 열 팽창 계수의 차이나 비틀림으로 인해 발생된, 대개는 칩 캐리어의 전체 크기나 주변 치수보다 작은 크기를 갖는 칩으로 인해 발생된 특히 칩의 에지를 따라 발생되는 높은 인장 응력과 분명히 관련이 있다.
나가노(Nagano)의 미국 특허 제5,646,830호 및 제5,473,514호 각각은 상호 접속된 회로 기판(circuit board)을 구비하는 반도체 장치를 기재한다. 상기 반도체 장치에서 반도체 칩을 설치하는(constituting) 아일랜드(island)는 실제로 상기 아일랜드에 위치되는 집적 회로나 반도체 칩의 크기보다 큰 주변 치수(peripheral dimensions)를 갖도록 제공된다. 실제, 반도체 칩과 칩 캐리어와 같은 구성 요소들의 상호 접속은 상기 구성 요소들의 에지 근처에서 발생되는 반도체 칩과 칩 캐리어 구성요소들 간의 뚜렷한 열 팽창 계수의 차이로 생성된 비틀림으로 인해 상호 접속의 고장 발생 가능성(failure)을 초래하는 응력의 영향을 받는다,
마일즈(Miles) 등의 미국 특허 제5,535,101호는 집적 회로 칩이 장착된 기판이나 반도체 칩 캐리어를 포함하는 리드리스 집적 회로 패키지 모듈(leadless integrated circuit package module)을 기재한다. 상기 경우에, 상기 기판이나 캐리어는 상기 기판이나 캐리어 및 반도체 칩 간의 열 팽창 계수의 차이 때문에 열 발생에 응답하여 상기 구성요소간의 비틀림으로 인해 높은 인장 응력이 다시 발생되는 반도체 칩보다 큰 전체 치수(overall dimensions)을 갖는다. 그로 인해, 특히 상기 구성요소들 사이의 에지 영역(region)을 따라서 전기적인 상호 접속이나 결합(joint)의 고장 발생 가능성이 있다.
뮬렌(Mullen) 3세(III) 등의 미국 특허 제5,241,133호는 반도체 칩이 장착되는 리드리스 패드 어레이 칩 캐리어(leadless pad array chip carrier)를 기재한다. 여기에서 캐리어나 기판은 반도체보다 큰 전체 치수를 갖는다. 상기 기술된 특허와 같이, 이러한 구조 역시 동작 중 발생되는 열 유발 비틀림으로 인해, 특히 반도체 칩의 에지를 따라서 높은 응력이 발생될 수 있다.
다나카(Tanaka)의 미국 특허 제5,363,277호는 칩 캐리어 상에 지지되는 반도체 칩을 기재한다. 상기 칩 캐리어는 칩보다 큰 전체 주변 치수를 소유하고, 칩과 칩 캐리어 기판 사이의 상이한 열 팽창 특성(property)은 높은 기계적 응력 발생을 유도하여 결과적으로 상당한 비틀림을 유발하므로, 피로와 전기적인 접속 결합 고장 가능성을 초래한다.
따라서, 현재의 기술 상태에서 일반적으로 발생하는 상기의 문제들을 제거하기 위하여, 본 발명은 반도체 패키지 장치나 모듈 설비를 고찰하고 또한, 반도체 칩의 크기가 칩 캐리어 기판의 크기보다 기본적으로 큰 패키지 장치(arrangement)를 형성하기 위한 방법을 개시한다. 특정한 응용(specific application)에 의해 요구되는 것처럼, 유기 적층(organic laminate) 다층 세라믹 기판(multi-layer ceramic substrate) 또는 유기 적층 가요성 기판(flexible substrate)으로 만들수 있는 칩 캐리어는 기본적으로 상기 칩 캐리어 상에 용이하게 장착되는 집적 회로나 반도체 칩의 치수 보다 작은 전체 주변 치수를 갖도록 설계된다. 기본적으로, 칩 캐리어나 기판은 솔더 범프(bump)나 도전성 점착제(conductive adhesive), 또는 다른 적당한 플립 칩 접속 방법 중 어느 하나를 매개로 하여 반도체 칩에 전기적으로 접속된다. 전자 패키지 장치의 이용은 칩 캐리어나 기판 상에 상기 칩을 탑재하는 것을 포함하는데, 상기 기판 또는 칩 캐리어가 반도체 칩보다 더 작은 주변 치수를 가지므로 특히 칩과 칩 캐리어 기판 간의 열 팽창 계수의 차이로 인해 발생되는 에지 응력을 제거하고, 실제로 전기적인 상호 접속이나 솔더 접합부의 고장 가능성을 유발시키는 상기 높은 기계적 응력과 광범위한(extensive) 열 유도 비틀림을 감소시킨다.
따라서, 본 발명의 목적은 칩 캐리어 기판에 부착되는 반도체 칩이 캐리어 기판보다 큰 주변 치수를 소유하여, 집적 회로 다이(die)나 칩 보다 크지 않은 칩 패키지 모듈의 크기를 형성할 수 있도록 하는 새롭고 특이한 전자 패키지 장치 또는 모듈화 반도체 패키지 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 본 명세서에 기술된 바와 같이 반도체 칩이 칩 캐리어 기판의 에지 바깥으로 연장하는 적어도 하나의 에지를 갖는 반도체 패키지 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 칩이 모든 면(side)에서 기판 바깥으로 연장되므로 칩 크기로 절단된 웨이퍼 상에서 반도체 칩이 칩 캐리어 기판에 용이하게 부착되도록 하는 반도체 패키지 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 본 명세서에서 기술되는 형태의 반도체 패키지 장치를 생산하는 새로운 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이산적으로(discretely) 위치된 칩 캐리어 기판 구성요소 어레이를 구비하고 각각의 반도체 칩 패키지 구성으로 절단된 웨이퍼로부터 반도체 패키지 장치를 생산하는 새로운 방법을 제공하기 위한 것이다.
도 1은 반도체 패키지 장치에 대한 제1 실시예의 단면도.
도 2는 반도체 패키지 장치에 대한 제2 실시예의 단면도.
도 3 및 도 4는 각각 복수의 반도체 칩 장치를 생산하기 위한 웨이퍼의 단면도 및 평면도.
도 5는 도 4의 웨이퍼로부터 절단된 반도체 칩의 단면도.
기본적으로, 본 발명의 목적은 상부면에 솔더 볼이나 범프가 구비되는 절연 캐리어나 기판을 제공하고; 칩의 적어도 하나의 에지가 상기 캐리어 기판의 대응하는 에지 바깥으로 연장되는 칩을 부착하며; 상기 솔더 볼 또는 범프 중 어느 하나를 매개로 하여, 또는 상기 칩 캐리어의 대응 에지를 넘어 연장되며 칩과 절연 칩 캐리어 상부면 간에 연장하는 와이어본드나 도전성 점착제를 통하여 또는 소정의 적합한 상호 접속 기술을 통해 상기 칩과 칩 캐리어 간의 전기적인 접속을 이루어주는 방법을 제공하는 데 있고, 본 발명의 특정 실시예에 따라, 칩은 모든 면에 대해 상기 칩 캐리어 기판보다 큰 칩 주변 치수를 가지므로, 캐리어 기판은 웨이퍼 형태의 각 칩에 부착될 수 있고, 후속적으로 웨이퍼는 개별적인 반도체 칩 패키지로 절단될 수 있다.
다음에 첨부된 도면과 함께 본 발명의 예시적인 실시예를 좀 더 상세하게 기술한다.
도 1은 본 발명에 따른 반도체 패키지 장치(10)의 제1 실시예를 예시한다. 도 1에서 반도체 칩(14)용 기판 또는 칩 캐리어(12)는 기본적으로 적합한 비도전성 물질(non-conductive material)인 유기 적층 단층 또는 다층 세라믹 기판 또는 유기 적층 가요성 기판 중 하나로 이루어진다. 예를 들면, 기본적으로 직사각형 형상으로 예시된 것처럼, 전체 치수 또는 외부 주변 치수에 대해, 상기 칩 캐리어 기판은 반도체 칩 치수보다 작도록 설계된다. 비록 칩 캐리어 기판(12)의 주변(periphery) 모두가 안쪽으로 들어가 있거나(recess) 또는 모든 에지가 반도체 칩(14)의 주변 범위(peripheral confines)내에서 거리를 두고 설치되어 있는 것이 바람직하지만, 칩 캐리어 기판(12) 중 적어도 하나의 에지부(edge portion; 16)는 연관된 반도체 칩(14)의 에지부(18)로부터 안쪽으로 들어가 있거나 또는 거리를 두고 설치되어 있다. 도 1에 예시된 바와 같이, 칩 캐리어 기판(12)은 사이에 개재된 도전성 점착제(20)를 통해 반도체 칩(14)과 전기적으로 접속되거나, 또는 솔더 볼(solder ball), 스터드 범프(stud bump), 도전성 페이스트(conductive paste), 도전막(conductive film) 또는 다른 임의의 기계적이거나 야금학적인(metallurgical) 상호 접속을 포함하는 다른 플립 칩 접속 방법을 사용하는 것도 또한 고려해볼 수 있다. 상기 예에서 기술된 것처럼, 상호 접속은 또한 반도체 칩(14) 상부의 주변 표면으로부터 칩 캐리어 기판(12)의 상부 표면(24) 위로 돌출하면서(project) 절연 몰딩 컴파운드(insulative molding compound)나 밀봉 재료(encapsulating material) 내에서 연장되는 와이어본드(22)가 될 수 있다. 플립 칩 상호 접속이 솔더 범프나 스터드 범프 또는 다른 도전성 범프나 야금학적인 범프를 이용하는 경우에, 칩 캐리어 기판(12)과 반도체 칩(14) 사이의 공간을 채우는 언더필 밀봉 재료(underfil encapsulate material; 26)는 기판 새도우(shadow) 아래에 정렬된다. 상기 밀봉 재료는 기본적으로 칩(14) 위의 기판(12) 주위에 필릿(fillet; 26)을 형성한다. 와이어 본드가 존재할 경우에 밀봉 재료는 와이어를 밀봉한다.
칩 캐리어의 표면에, 부착된 예를 들면 인쇄 회로 기판(도시되지 않음) 등과 같은 후속층과의 전기적인 접속을 용이하게 실현할 수 있도록 솔더 볼(30), 범프나 다른 컨덕터가 표면 영역(surface region)을 또한 형성한다. 도 1에 예시된 바와 같이, 이것은 볼 그리드 어레이(BGA) 솔더 볼(30)의 형태이다. 본 명세서에서 반도체 칩(14) 상에 솔더 볼이나 범프가 예시되었으나, 해당 기술 분야에서 매우 잘 알려져 있는 것처럼, 이러한 추가적인 상호 접속은 와이어 본드 스터드 범프, 도전성 점착제, 도전성 컴파운드, 전기적인 도전막, 또는 다른 임의의 기계적이거나 야금학적인 상호 접속로 이루어질 수 있다.
이미 기술된 와이어 본드를 이용하는 변형예에 따라, 전자 기판 칩 캐리어(12)는 다이 본드 점착제(die bond adhesive)로 반도체 칩(14)이 형성된 면 상에 점착되어 위치될 수 있고, 전기적인 접속은 기판으로 덮여지지 않는 칩 에지에서 이루어진다. 몰딩 밀봉(molding encapsulation)이나 글럽 상부(glop top) 재료는 해당 위치에 본딩 와이어를 유지시키기(maintain) 위해 적당히 공급되고(apply), 패키지의 다음 단계에 해당하는 접속은 볼 그리드 어레이(30)에 의해 제공된다.
도 2에 도시된 변형된 실시예를 다시 참조하면, 제2 실시예에서는 도 1에 도시된 구성요소와 동일하거나 유사한 구성요소에 대해서는 동일한 도면 부호가 부여한다. 상기 변형 실시예의 경우, 전술된 개념은 다음과 같이 조합된다. 전기적인 상호 접속 부분은 반도체 칩(14)과 칩 캐리어 기판(12) 사이에서 예를 들면, 신호의 상호 접속을 위해서는 도전성 점착제(36)를 사용하여 접속하고, 예를 들면 전원 접속과 같은 몇가지 다른 접속을 위해서는 와이어 본드(38)를 캐리어 기판의 다른쪽 면으로 유도하여 접속하며, 이후 몰팅 컴파운드 밀봉 또는 글롭 톱(40)을 사용하여 도 2에 도시된 바와 같이 반도체 칩(14)의 주변을 에워싼다. 이것에 관련하여, 플립 칩 패키지가 몰드될 수 있으므로 몰딩 컴파운드는, 도 1에 도시된 바와 같이, 칩 표면의 에지로 되거나, 도 2에 도시된 바와 같이, 에지 측면(side surface)쪽으로 연장되거나 하는 것 중의 하나가 된다.
전술한 것과 관련하여, 반도체 칩(14)의 길이 및 넓이 모두가 칩 캐리어 기판(12)의 길이 및 넓이보다 반드시 클 필요는 없다. 캐리어 기판(12)의 일 측면의 치수는 반도체 칩(14)의 해당 측면의 치수보다 작거나 짧을 수 있다. 반면에, 캐리어 기판(12)의 다른 측면이나 에지의 치수는 칩의 해당 측면의 치수보다 작거나, 같거나 또는 어느 정도 클 수 있다. 밀봉(26, 40)이 칩 캐리어 기판(12)과 반도체 칩(14) 사이의 돌출된 공통 공간(common projected space)을 채우기에 적합하다. 반면에 언더필 필릿은 각각 두 개의 칩 에지와 캐리어 표면 위로, 그리고 두 개의 캐리어 에지와 칩 표면 위로 또한 연장될 것이다.
도 3 및 도 4에 예시된 바와 같이, 칩 캐리어 기판(12)은 반도체 칩의 모든 면(side)에 대해 반도체 칩(14)의 치수보다 작은 크기를 가지므로, 복수개의 각 반도체 칩(14)을 제공할 수 있는 한 장의 적합한 웨이퍼(50) 상에서 어셈블리 공정을 실행할 수 있다. 그로 인해, 도 3 및 도 4는 각각의 반도체 칩으로 웨이퍼를 절단하기 전에 웨이퍼(50) 상에 조립된 복수의 칩 캐리어(12)나 칩 캐리어(12)의 어레이를 예시한다. 기본적으로, 어셈블리 공정은 다음과 같이 실행될 수 있다.
a) 언더필하기 위해 패시베이션 접합(passivation adhesion)용 웨이퍼 표면 처리(선택 사항);
b) 솔더 결합(solder joining)을 위한 솔더 표면 처리 또는 용제(flux) 처리;
c) 이미 신뢰성(reliability)이 검사된 칩(14) 상에 칩 캐리어(12)를 집어서(pick) 캐리어 단자(terminal)의 위치를 칩 솔더 범퍼 위에 위치시켜 배치;
d) 솔더 리플로우(reflow) 오븐에 웨이퍼(50)를 놓고 처리;
e) 언더필(26, 40) 점착을 향상시키도록 예를 들면 플라즈마(plasma) 처리등을 실시(선택 사항);
f) 웨이퍼(50)와 칩 캐리어(12) 사이의 공간속으로, 언더필(26, 40)이 확실히 채워지도록 웨이퍼(50) 표면(52) 위로 언더필 재료(26, 40)를 동시에 공급;
g) 언더필 재료(26, 40)의 열 경화(thermal cure)를 실시;
h) 웨이퍼(50)를 반도체 칩 패키지(10)로 절단(dice);
i) 보관(stock)을 위해 적당한 트레이(tray)에서 검사 및 패키지; 및 선택사항으로 볼 그리드 어레이를 위해 솔더 볼 리플로우 처리 실시.
상기 제1 및 제2 실시예의 구성 요소와 유사하거나 동일한 구성요소에 대해서 같은 도면 부호를 부여한 도 5를 참조하면, 도 5는 단일 반도체 칩(14)과 웨이퍼 절단 처리에 의해 생산되어 상기 단일 반도체 칩(14) 위에서 그 칩과 칩 캐리어 기판(12)으로 이루어진 조립된 모듈(assembled module; 10)을 예시한다.
상기 밀봉이 넌-플로우 언더필 밀봉(non-flow underfill encapsulation)인 경우에, 상기의 조립 단계(assembly steps) (a) 내지 (f)는 사용되는 재료에 따라 적당히 변경될 수 있다.
상기한 것과 관련한 조립 공정(process)이 도전성 점착제, 도전성 점착막, 도전성 페이스트나 다른 상호 접속 방법과 함께 사용되는 경우에, 상기 리플로우 단계는 사용되는 재료에 따라 적당한 공정 단계로 대체될 수 있다.
본 발명의 바람직한 실시예가 도시되고 기술되어 있지만, 본 발명의 본질을 벗어나지 않고 형태나 상세한 설명에 대한 다양한 변형 및 변경이 본 발명의 본질을 벗어나지 않는 한 용이하게 이루어질 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 본 발명은 본 명세서에 도시되고 기술된 정확한 형태와 상세한 설명에 제한되지 않으며, 첨부된 특허청구범위에 기재된 본 발명의 범위가 더 작게 제한되지 않는다.
본 발명에 따라서 단순한 전자 패키지 장치 또는 반도체 패키지 장치(10) 및 상기 반도체 패키지 장치(10)를 개별적으로 또는 웨이퍼에서 절단하여 생산하는 방법이 제공된다는 것은 당업자에게 자명하다. 이것은 무게가 보다 경량이고, 제조원가가 상대적으로 낮으며, 응용 가능한 전자 기술 분야에서 항상 가장 많이 사용되는 규격(vigorous standards)에 보다 적합하게 소형화(small-sized)되거나 축소된 반도체 칩 패키지를 생산할 수 있도록 한다.

Claims (20)

  1. a) 절연 캐리어 부재;
    b) 상기 절연 캐리어 부재의 일면에 부착되는 반도체 칩―여기서 반도체 칩은 상기 절연 캐리어 부재의 연관된 에지를 넘어 연장되는 적어도 하나의 에지를 구비함―; 및
    c) 상기 반도체 칩과 상기 절연 캐리어 부재 사이에 전기적인 접속을 유효화하는(effectuate) 수단
    을 포함하는 전자 패키지 장치.
  2. 제1항에 있어서,
    상기 전기적인 접속 수단이 상기 칩과 캐리어 부재를 매개하도록 위치되는 전기 도전성 범프를 포함하는 전자 패키지 장치.
  3. 제1항에 있어서,
    상기 전기적인 접속 수단이 상기 칩과 상기 캐리어 부재의 반대쪽 면 사이에서 연장되는 와이어 본드―여기서 와이어 본드는 상기 캐리어 부재의 상기 연관된 연장 에지를 넘어 연장됨―를 포함하는 전자 패키지 장치.
  4. 제1항에 있어서,
    상기 전기적인 접속 수단은 상기 칩과 상기 캐리어 부재를 매개하도록 위치된 전기적으로 도전성인 범프를 포함하고, 상기 와이어 본드―여기서 와이어 본드는 상기 캐리어 부재의 연관된 연장 에지를 넘어 연장됨―는 상기 칩과 상기 캐리어 부재의 반대쪽 면 사이에서 연장되는 전자 패키지 장치.
  5. 제1항에 있어서,
    상기 반도체 칩은 상기 절연 캐리어 부재의 전체 주변의 바깥쪽으로 연장되도록 치수가 정해지는 전자 패키지 장치.
  6. 제1항에 있어서,
    상기 절연 캐리어 부재의 반대쪽 면이 다른 전자층에 전기적인 접속을 형성하기 위해 상기 반대쪽 면 상에 솔더 볼 또는 다른 전기적인 상호 접속 방법을 구비하는 전자 패키지 장치.
  7. 제5항에 있어서,
    상기 복수의 반도체 칩이 상기 각각의 칩 상에 각각 놓여진(superimposed) 상기 복수의 절연 캐리어 부재를 탑재하는 웨이퍼 형태인 전자 패키지 장치.
  8. 제7항에 있어서,
    상기 웨이퍼 형태가 하나의 상기 반도체 칩과 그 칩에 부착된 절연 칩 캐리어를 각각 포함하는 상기 개개의 패키지 장치로 절단될 수 있는 전자 패키지 장치.
  9. 제1항에 있어서,
    상기 전기적인 접속 수단이 상기 칩과 캐리어 부재 사이에 개재되는 다이 본드 점착제를 포함하는 전자 패키지 장치.
  10. 제1항에 있어서,
    상기 전기적인 접속 수단이 도전성 점착제 및 와이어 본드, 및 상기 칩 표면의 에지 주위로 연장되는 몰딩 컴파운드 밀봉으로 이루어지는 언더필을 선택적으로 포함하는 전자 패키지 장치.
  11. 절연 캐리어 부재의 일측면에 반도체 칩―여기서 반도체 칩은 상기 절연 캐리어 부재의 연관된 에지를 넘어서 연장되는 적어도 하나의 에지를 구비함―을 부착하는 단계; 및
    상기 반도체 칩과 상기 절연 캐리어 부재 사이에 전기적인 접속을 유효화하는(effectuate) 단계
    를 포함하는 전자 패키지 장치 형성방법.
  12. 제11항에 있어서,
    상기 전기적인 접속이 상기 칩과 캐리어 부재를 매개하도록 위치되는 전기 도전성 범프를 위치시키는 단계를 포함하는 전자 패키지 장치 형성방법.
  13. 제11항에 있어서,
    상기 전기적인 접속이 상기 칩과 상기 캐리어 부재의 반대쪽 면 사이에서 와이어 본드를 연장하는 단계―여기서 와이어 본드는 상기 캐리어 부재의 연관된 연장 에지를 넘어 연장됨―를 포함하는 전자 패키지 장치 형성방법.
  14. 제11항에 있어서,
    상기 전기적인 접속은
    상기 칩과 상기 캐리어 부재를 매개하도록 위치되는 전기 도전성 범프를 위치시키는 단계; 및
    상기 칩과 상기 캐리어 부재의 반대쪽 면 사이에서 와이어 본드―여기서 와이어 본드는 상기 캐리어 부재의 연관된 연장 에지를 넘어 연장됨―를 연장하는 단계
    를 포함하는 전자 패키지 장치 형성방법.
  15. 제11항에 있어서,
    상기 반도체 칩이 상기 절연 캐리어 부재의 전체 주변의 바깥쪽으로 연장되도록 치수가 정해지는 전자 패키지 장치 형성방법.
  16. 제11항에 있어서,
    상기 절연 캐리어 부재의 반대쪽 면이 다른 전자적인 층에 전기적인 접속을 형성하기 위해 상기 반대쪽 면 상에 솔더를 구비하는 전자 패키지 장치 형성방법.
  17. 제15항에 있어서,
    상기 복수의 반도체 칩이 상기 각각의 칩 상에 각각 놓여진 복수의 절연 캐리어 부재를 탑재하는 웨이퍼 형태인 전자 패키지 장치 형성방법.
  18. 제17항에 있어서,
    상기 웨이퍼 형태가 하나의 상기 반도체 칩과 그 칩에 부착된 절연 칩 캐리어를 각각 포함하는 상기 개개의 패키지 장치로 절단될 수 있는 전자 패키지 장치 형성방법.
  19. 제11항에 있어서,
    상기 전기적인 접속이 상기 칩과 상기 캐리어 부재 사이에 개재되는 다이 본드 점착제를 개재시키는 단계를 포함하는 전자 패키지 장치 형성방법.
  20. 제11항에 있어서,
    상기 전기적인 접속이 도전성 점착제 및 와이어 본드, 및 상기 칩 표면의 에지 주위로 연장되어 몰딩 컴파운드 밀봉으로 이루어지는 언더필을 선택적으로 제공하는 단계를 포함하는 전자 패키지 장치 형성방법.
KR1019990044740A 1998-11-02 1999-10-15 소형화된 칩 스케일 볼 그리드 어레이 반도체 패키지 KR100353170B1 (ko)

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US09/184,839 US6429530B1 (en) 1998-11-02 1998-11-02 Miniaturized chip scale ball grid array semiconductor package
US9/184,839 1998-11-02
US09/184,839 1998-11-02

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