KR20000034854A - 액정 표시 장치 및 액정 표시 장치의 기판 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 69
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims description 43
- 239000012535 impurity Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 8
- 230000003068 static effect Effects 0.000 claims description 20
- 230000005611 electricity Effects 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000003472 neutralizing effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 7
- 239000010409 thin film Substances 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 52
- 238000004519 manufacturing process Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 12
- 238000005520 cutting process Methods 0.000 description 11
- 230000006378 damage Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
본 발명은 액정 표시 장치의 제조 과정에서, 기판 상에 형성된 화소 TFT의 정전 파괴를 방지할 수 있는 액정 표시 장치를 제공한다.
기판(21) 상에 화소셀 어레이(21a)와, 상기 화소셀 어레이(21a)를 구성하는 화소 TFT(23)에 접속되는 게이트 제어선(26) 및 데이터선(27)이 형성된 액정 표시 장치로서, 게이트 제어선(26)에 대전한 정전기는 게이트 제어선(26)의 어느 하나의 종단부에 형성된 종단 장치(26)에서 중화된다.
Description
본 발명은 박막 트랜지스터(TFT)를 사용한 액티브·매트릭스 액정 표시 장치(AM-LCD)에 관한 것이다.
근래 퍼스널 컴퓨터 등의 전자 기기에 AM-LCD이 넓게 사용되고 있다. AM-LCD은 고절연성 기판 상에 박막 트랜지스터가 형성되기 때문에, 그 기판에 정전기가 대전하기 쉽고, 그 정전기에 의해 박막 트랜지스터가 파괴되기 쉽다. 이 때문에 AM-LCD의 제조 과정에서 기판 상에 발생하는 정전기에 의한 박막 트랜지스터의 파괴를 방지하여 수율 및 신뢰성의 향상을 도모할 수 있는 AM-LCD의 제조 기술을 개발하는 것이 필요해지고 있다.
종래의 AM-LCD의 정전 파괴 방지 기술의 일례를 도 7에 나타낸다. 비정질·실리콘(a-Si) 기판(1) 상에는 다수의 화소셀(2)이 행 방향 및 열 방향으로 화소셀 어레이로서 배열되어 있다. 상기 화소셀(2)은 TFT(3)와, 액정(4)과, 축적 용량(5)으로 구성된다. 그리고 TFT(3)의 드레인이 액정(4) 및 축적 용량(5)에 접속된다.
기판(1) 상에는 상기 화소셀(2)의 행 방향을 따라서 게이트 제어선(6)이 배설되고, 화소셀(2)의 열 방향을 따라서 데이터선(7)이 배설되어 있다. 그리고 TFT(3)의 게이트가 게이트 제어선(6)에 접속되고, TFT(3)의 소스가 데이터선(7)에 접속된다.
기판(1)의 주위에는 쇼트링(shorting ring) 배선(8)이 배설되고, 그 쇼트링 배선(8)에 게이트 제어선(6) 및 데이터선(7)이 접속된다. 이 쇼트링 배선(8)은 게이트 제어선(6)을 형성한 후에 데이터선(7)을 형성하는 프로세스와 동일 프로세스로 형성되고, 화소셀(2)의 생성 공정 종료후, 패널 시험 및 TAB 실장 공정에 앞서서 기판(1)의 주위가 쇼트링 배선(8)의 내측의 절단선(P)으로 절단됨으로써 게이트 제어선(6) 및 데이터선(7)으로 절단된다.
이와 같은 기판(1)에서는 쇼트링 배선(8)이 형성되고 나서, 이 쇼트링 배선(8)이 게이트 제어선(6) 및 데이터선(7)으로 절단되기 까지의 AM-LCD 제조 공정에서, 각 게이트 제어선(6) 및 데이터선(7)이 쇼트링 배선(8)을 통해서 단락된다.
따라서 상기 제조 공정에서 기판(1) 상에 정전기가 대전하여, 안테나 효과에 의해 게이트 제어선(6) 또는 데이터선(7)의 어느 하나가 고전압이 되어도, 쇼트링 배선(8)에 의해 TFT(3)의 게이트·소스 사이의 전압차가 해소되므로, 게이트 전극과 소스 전극 간의 정전 파괴가 방지된다.
도 8은 폴리실리콘(p-Si) 기판(9)을 사용한 AM-LCD을 나타낸다. 기판(9) 상에는 도 7에 나타내는 기판(1)과 마찬가지의 화소셀(2)과 게이트 제어선(6) 및 데이터선(7)이 형성된다.
게이트 제어선(6)의 일단은 기판(9)의 주변부에 형성되는 게이트측 제어 회로(10)에 접속되고, 데이터선(7)의 일단은 기판(9)의 주변부에 형성되는 신호측 제어 회로(11)에 접속된다. 그리고 게이트 제어선(6) 및 데이터선(7)의 타단은 쇼트링 배선(8)에 접속된다.
쇼트링 배선(8)은 비정질·실리콘 기판(1)의 경우와 마찬가지로, 화소셀(2)의 생성 공정 종료후, 패널 시험 및 TAB실장 공정에 앞서서 기판(9)의 주위가 쇼트링 배선보다 내측의 절단선(P)으로 절단됨으로써, 게이트 제어선(6) 및 데이터선(7)과 절단된다.
그리고 이와 같은 AM-LCD에서도 쇼트링 배선(8)에 의해 게이트 전극과 소스 전극 간의 정전 파괴가 방지된다.
상기와 같은 쇼트링 배선(8)에 의해 화소셀(2)의 정전 파괴를 방지하도록 한 AM-LCD에서는, 다음에 나타내는 바와 같은 문제점에 의해 충분한 정전 파괴 방지 효과를 얻을 수 없다.
(1) 쇼트링 배선(8)에 의해 TFT(3)의 게이트·소스 사이가 단락되기 때문에, 게이트 전극과 소스 전극 간의 정전 파괴는 방지할 수 있지만, 액정(4) 및 축적 용량(5)이 접속되는 드레인 전극과 게이트 전극 간의 전압차을 해소할 수는 없다.
따라서 여전히 드레인 전극과 게이트 전극 간의 정전 파괴를 방지할 수 없다.
(2) 쇼트링 배선(8)은 게이트 제어선(6) 및 데이터선(7)을 형성한 후, 절단선(P)으로 쇼트링 배선(8)과 게이트 제어선(6) 및 데이터선(7)과의 접속을 차단하기까지의 공정에서 효과를 발휘한다.
그러나 게이트 제어선(6)과 데이터선(7)은 상이한 배선층으로 형성되고, 통상 게이트 제어선(6)이 형성된 후에 데이터선(7)이 형성된다. 따라서 게이트 제어선(6)이 형성된 후, 데이터선(7)을 형성하는 공정에서 기판(1, 9)에 정전기가 발생하고, 안테나 효과에 의해 게이트 제어선(6)이 고전압으로 되면, TFT(3)의 게이트 전극과 소스 전극 또는 드레인 전극 간에서 정전 파괴가 발생할 우려가 있다.
(3) 절단선(P)에 의해 기판(1, 9)을 절단하여, 게이트 제어선(6) 및 데이터선(7)과 쇼트링 배선(8)과의 접속을 차단하면, 기판(1, 9)의 절단 변두리에 게이트 제어선(6) 및 데이터선(7)이 노출된다. 따라서 기판(1, 9)의 실장 공정에서 외부로부터 게이트 제어선(6) 및 데이터선(7)에 정전기가 침입하여, TFT(3)에 정전 파괴가 생길 우려가 있다. 특히 근래의 전자 기기에서 소형화 및 경량화를 도모하기 위해, 기판(1, 9)에 프레임을 취착하지 않는 구성이 채용되고 있지만, 이와 같은 구성에서는 기판(1, 9)의 단부 가장자리에 노출하는 게이트 제어선(6) 또는 데이터선(7)으로부터 정전기가 침입하기 쉽다.
(4) 쇼트링 배선(8)의 절단 공정에서는, 기판(1, 9)의 절단 시에 정전기가 발생하여 TFT(3)가 파괴될 우려가 있다. 또 폴리실리콘 기판(9)의 게이트 제어선(6)은 게이트 제어 회로(10)의 출력단에 접속되고, 데이터선(7)은 신호측 제어 회로(11)의 출력단에 접속되어 있다. 따라서 폴리실리콘 기판(9)에서는 쇼트링 배선(8)의 절단 공정에서, 게이트 제어 회로(10) 또는 신호측 제어 회로(11)의 출력단이 정전파괴될 우려가 있다.
(5) 쇼트링 배선(8)을 기판(1, 9) 내에서 레이저에 의해 절단함으로써 게이트 제어선(6) 및 데이터선(7)이 기판(1, 9) 단부 가장자리에 노출하지 않도록 하는 구성이나, 기판(1, 9)의 단부 가장자리을 합성 수지로 봉지하여 전기적으로 절연하는 구성도 제안되고 있지만, 제조 원가가 상승함과 동시에 제조 프로세스의 변경이 필요해진다.
(6) 게이트 제어선(6) 및 데이터선(7)을 정전기에 대하여 저항으로서 작용하는 소자를 통해서 기판(1, 9)의 단부 가장자리에 노출시키는 구성도 제안되고 있지만, 정전 파괴를 방지하기 위해 충분한 효과를 얻을 수 없다.
본 발명의 목적은 액정 표시 장치의 제조 과정에서 기판 상에 형성된 화소 TFT의 정전 파괴를 방지할 수 있는 액정 표시 장치를 제공하는 것에 있다.
도 1은 본 발명의 원리 설명도.
도 2는 제 1 실시예의 종단 장치를 나타내는 회로 구성도.
도 3은 제 1 실시예의 종단 장치를 나타내는 평면 구성도.
도 4는 종단 장치를 구성하는 안테나 TFT를 나타내는 단면도.
도 5는 제 2 실시예의 종단 장치의 제조 과정을 나타내는 단면도.
도 6은 제 3 실시예의 종단 장치를 나타내는 회로 구성도.
도 7은 제 4 실시예의 종단 장치를 나타내는 회로 구성도.
도 8은 제 5 실시예의 종단 장치를 나타내는 회로 구성도.
도 9는 종래예를 나타내는 회로 구성도.
도 10은 종래예를 나타내는 회로 구성도.
(부호의 설명)
21, 37 기판
21a, 37a 화소셀 어레이
23 화소 TFT
26 게이트 제어선
27 데이터선
28 종단 장치(안테나 TFT)
도 1은 청구항 1의 원리 설명도이다. 즉 기판 상에 화소셀 어레이와, 상기 화소셀 어레이를 구성하는 화소 TFT에 접속되는 게이트 제어선 및 데이터선이 형성된 액정 표시 장치로서, 게이트 제어선에 대전한 정전기는 종단 장치로 중화된다.
청구항 2에서는 상기 게이트 제어선을 게이트 전극으로 하고, 상기 게이트 전극의 양측에 상기 화소 TFT의 채널 영역보다 사이즈가 큰 불순물 반도체층을 형성함으로써, 종단 장치로서 동작하는 안테나 TFT가 구성된다.
청구항 3에서는 상기 게이트 제어선의 종단부에 안테나 TFT를 설치하고, 상기 게이트 제어선의 종단부는 상기 기판의 단부 가장자리에 노출되지 않는다.
청구항 4에서는 상기 안테나 TFT는 상기 게이트 제어선의 양측에 P형 불순물 반도체층 및 N형 불순물 반도체층을 각각 형성한 CMOS형으로서 구성된다.
청구항 5에서는 상기 안테나 TFT는 상기 게이트 제어선의 양측에 P형 불순물 반도체층을 형성한 PMOS형 혹은 상기 게이트 제어선의 양측에 N형 불순물 반도체층을 형성한 NMOS형의 어느 하나로 구성된다.
청구항 6에서는 상기 기판은 비정질·실리콘 TFT 소자로 구성하고, 상기 안테나 TFT는 상기 기판 내에서 종단하는 게이트 제어선의 종단부에 설치하였다.
청구항 7에서는 상기 기판은 폴리실리콘 소자로 구성하고, 상기 기판 상에 게이트측 제어 회로를 형성하며, 상기 안테나 TFT는 상기 게이트측 제어 회로에 접속됨과 동시에, 상기 기판 내에서 종단하는 게이트 제어선의 종단부에 설치하였다.
청구항 8에서는 상기 게이트측 제어 회로는 상기 게이트 제어선의 양단부에 접속하고, 상기 안테나 TFT는 상기 한쪽의 게이트측 제어 회로와 화소셀 어레이 간에 배설하였다.
청구항 9에서는 상기 게이트측 제어 회로는 상기 게이트 제어선의 양단부에 접속하고, 상기 안테나 TFT는 상기 각 게이트측 제어 회로와 화소셀 어레이 간에 각각 배설하였다.
청구항 10에서는 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하고, 이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하며, 상기 화소 TFT의 소스·드레인 배선을 형성하는 공정과 동일 공정에서 상기 안테나 TFT의 불순물층 반도체 상에 금속 전극을 형성한다.
청구항 11에서는 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하고, 이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하며, 화소 TFT의 소스·드레인 배선의 형성 후에는 상기 안테나 TFT의 불순물 반도체층을 제거한다.
청구항 12에서는 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하고, 이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하며, 상기 화소 TFT의 소스·드레인 배선을 형성하는 공정과 동일 공정에서 상기 안테나 TFT의 불순물 반도체층상에 금속 배선을 형성하고, 이어서 상기 금속 배선 및 불순물 반도체층을 제거한다.
(실시예)
(제 1 실시예)
도 2 및 도 3은 본 발명을 구체화한 제 1 실시예를 나타낸다. 도 2에 나타내는 바와 같이, 기판(21) 상의 화소셀 어레이(21a) 내에는 비정질·실리콘(a-Si) TFT 소자로 구성되는 다수의 화소셀(22)이 행 방향 및 열 방향으로 배열되어 있다. 상기 화소셀(22)은 화소 TFT(23)와, 액정(24)과, 축적 용량(25)으로 구성된다. 그리고 상기 화소 TFT(23)의 드레인이 상기 액정(24) 및 축적 용량(25)에 접속된다.
상기 기판(21) 상에는 상기 화소셀(22)의 행 방향을 따라서 다수의 게이트 제어선(26)이 배설되고, 상기 화소셀(22)의 열 방향을 따라서 다수의 데이터선(27)이 배설되어 있다. 그리고 상기 화소 TFT(23)의 게이트가 상기 게이트 제어선(26)에 접속되고, 상기 화소 TFT(23)의 소스가 상기 데이터선(27)에 접속된다.
상기 기판(21) 상에서, 상기 화소셀 어레이(21a)의 외부에는 다수의 안테나 TFT(28)가 형성된다. 즉 각 게이트 제어선(26)의 종단부는 상기 화소셀 어레이(21a)의 외부까지 연설되고, 도 3에 나타내는 바와 같이 게이트 제어선(26)의 양측에 P형 불순물 반도체층(29) 및 N형 불순물 반도체층(30)이 각각 형성되고, 그 P형 불순물 반도체층(29) 및 N형 불순물 반도체층(30)의 면적은 상기 화소셀(22)을 구성하는 화소 TFT(23)의 불순물 반도체층의 수십배 이상의 면적으로 형성된다.
이와 같은 안테나 TFT(28)는 도 4에 그 절단면 구조를 나타내는 바와 같이, 기판(21) 상에서, 게이트 전극으로서 동작하는 상기 게이트 제어선(26)의 하부에 게이트 절연막(31) 및 생성층(32)이 형성되고, 그 게이트 제어선(26)의 양측에 상기 불순물 반도체층(29, 30)이 형성되며, 상기 게이트 제어선(26)이 층간 절연막(33)으로 피복되고, 상기 불순물 반도체층(29, 30) 상에 형성된 콘택트홀(34)에 금속 전극(35)이 방전 패드로서 형성된다. 따라서 화소 TFT(23)는 CMOS형 TFT로서 구성된다.
상기와 같이 형성된 안테나 TFT(28)의 제조 공정의 개략을 설명한다. 이 안테나 TFT(28)는 화소셀 어레이(21a) 내의 화소 TFT(23)의 제조 공정과 동일 공정에서 동일 화소 TFT(23)와 병행하여 형성된다.
먼저 실리콘 기판(21) 상에 상기 생성층(32)이 형성되고, 이어서 상기 게이트 절연막(31)이 질화막 또는 산화막에 의해 형성된다.
이어서 상기 게이트 전극 즉 게이트 제어선(26)이 형성되고, 그 게이트 제어선(26)의 양측에 P형 불순물 반도체층(29) 및 N형 불순물 반도체층(30)이 소스·드레인 영역으로서, 도핑 공정 또는 플라즈마 공정에 의해 형성된다. 이 불순물 반도체층(29, 30)은 N형 불순물 반도체층(30)이 먼저 형성된다.
이어서 상기 층간 절연막(33)이 질화막 또는 산화막으로 형성되고, 그 층간 절연막(33)에 콘택트홀(34)이 형성되고, 이어서 상기 금속 전극(35)이 형성된다.
이 금속 전극(35)은 화소셀 어레이(21a) 내의 데이터선(27)을 생성하는 공정에서, 다른 안테나 TFT(28)의 금속 전극과는 접속되지 않도록, 각 불순물 반도체층(29, 30) 상에서 각각 독립하여 플로팅 상태가 되도록 패터닝된다. 따라서 각 금속 전극(35) 및 각 불순물층(29, 30)이 방전 패드로서 작용한다.
상기와 같은 안테나 TFT(28)가 형성된 기판(21)은 도 3에 나타내는 바와 같이, 화소셀 어레이(21a) 및 안테나 TFT(28)를 형성한 영역보다 외측이며 또한 게이트 제어선(26)의 종단보다 외측으로 위치하는 절단선(P)으로 절단된다.
그리고 기판(21) 상의 각 화소셀(22)의 동작을 체크하는 패널 시험이 행하여지고, 이어서TAB실장 공정에 의해 주변 회로가 접속되며, 조립 공정을 거쳐서 액정 표시 장치가 형성된다.
상기와 같이 구성된 액정 표시 장치에서는 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 화소셀(22)을 구성하는 화소 TFT(23)와, 안테나 TFT(28)가 게이트 제어선(26)을 공유하고 또한 안테나 TFT(28)의 사이즈가 화소 TFT(23)의 사이즈보다 훨씬 크기 때문에, 게이트 제어선(26)에 정전기가 대전한 경우에는 먼저 안테나 TFT(28)의 게이트 전극으로부터 게이트 절연막(31) 및 활성층(32)을 통해서 불순물 반도체층(29, 30) 간에서 전하가 중화된다. 따라서 게이트 제어선(26)에 정전기가 대전하여도, 화소 TFT(23)의 정전 파괴를 방지할 수 있다.
(2) 화소 TFT(23) 및 안테나 TFT(28)의 형성 후에, 게이트 제어선(26)의 안테나 효과에 의해 이 게이트 제어선(26)에 대전하는 정전기는 특히 층간 절연막 등을 형성하기 위한 플라즈마 공정, 각 TFT(23, 28)의 불순물 반도체층 즉 소스·드레인 영역에 콘택트홀을 형성하기 위한 이방성 에칭 공정, 금속 배선을 형성하기 위한 스퍼터링 공정 등에서 발생하기 쉽다. 이와 같은 공정에서 게이트 제어선(26)에 정전기가 대전하여도, 그 전하를 안테나 TFT(28)에 리크시켜 화소 TFT(23)의 정전 파괴를 방지할 수 있다.
(3) 안테나 TFT(28)는 N형 및 P형 불순물 반도체층(29, 30)이 인접하여 형성되어 있다. 따라서 게이트 제어선(26)에 대전한 정전기가 정 전위 또는 부 전위이어도, 그 전하를 어느 하나의 불순물 반도체층 간에서 중화시킬 수 있다.
(4) 기판(21)의 절단 후에, 게이트 제어선(26)의 종단은 기판(21)의 절단부 가장자리에 노출되지 않으므로, 기판(21)의 조립 공정 시에 게이트 제어선(26)에의 정전기의 침입을 방지할 수 있다.
(5)플라즈마 가공 공정에서의 이상 방전 등에 의해, 게이트 제어선(26)에 돌발적인 전기 펄스가 발생하여도, 그 이상 전류는 안테나 TFT(28)의 불순물 반도체층(29, 30)에 흐르고, 그 안테나 TFT(23)가 화소 TFT(23)에 앞서서 파괴된다. 따라서 화소 TFT(23)의 파괴를 미연에 방지할 수 있다.
(제 2 실시예)
이 실시예는 상기 화소 TFT(23)의 소스·드레인 배선의 형성과 동시에 안테나 TFT(28)의 금속 전극(35) 및 불순물 반도체층(29, 30)을 제거함으로써, 실사용시에 안테나 TFT(28)에 의한 게이트 제어선(26)에 대한 부하를 경감하는 것이다.
그 제조 공정을 설명하면, 도 5a에 나타내는 바와 같이, 기판(21) 상에 게이트 제어선(26) 및 불순물 반도체층(29, 30)이 형성되고, 이어서 층간 절연막(33)이 형성되고, 그 층간 절연막(33)에 콘택트홀(34)이 형성된다.
이어서 도 5b에 나타내는 바와 같이, 금속 전극을 형성하기 위한 알루미늄 등의 금속 배선층(36)이 형성되고, 그 후에 그 금속 배선층(36)을 에칭하여 소스·드레인 배선을 형성하는 공정에서, 도 5c에 나타내는 바와 같이, 안테나 TFT(28)의 불순물 반도체층(29, 30) 상의 금속 배선층(36)을 드라이 에칭에 의해 제거함과 동시에, 동일 공정에서 불순물 반도체층(29, 30)도 제거한다. 이 공정에서는 염소계 에칭 가스를 사용함으로써, 금속 배선층(36) 및 기판(21) 상의 불순물 반도체층(29, 30)이 모두 에칭된다.
이 때 화소셀 어레이(21a) 내에서는 화소 TFT(23)의 소스 전극 및 드레인 전극에 접속되는 배선 및 데이터선(27)이 패터닝된다. 그리고 이 후의 공정은 상기 제 1 실시예와 마찬가지이다.
상기와 같은 제조 공정에서는, 도 5b에 나타내는 공정까지는 상기 제 1 실시예와 마찬가지이다. 도 5c에 나타내는 에칭 공정에서는 게이트 제어선(26)에 정전기가 대전할 우려가 있지만, 일반적으로 에칭 공정에서는 그 공정의 개시 시에 집중하여 정전기가 발생한다.
그러나 에칭 공정의 개시시에 게이트 제어선(26)에 정전기가 대전하여도, 그 때는 안테나 TFT(28)의 금속 배선층(36) 및 불순물 반도체층(29, 30)이 남아 있기 때문에, 게이트 제어선(26)에 대전한 정전기는 안테나 TFT(28)의 불순물 반도체층(29, 30)에 리크한다. 따라서 화소 TFT(23)의 정전 파괴를 미연에 방지할 수 있다.
이상과 같이 이 실시예에서는 상기 제 1 실시예와 마찬가지인 작용 효과를 얻을 수 있음과 동시에, 이하에 나타내는 작용 효과를 얻을 수 있다.
(1) 데이터선(27)의 형성 후에는 안테나 TFT(23)는 그 게이트 전극만을 남기고, TFT의 구성을 구비하지 않는다. 따라서 이 기판(21)의 실사용 시에는 게이트 제어선(26)에 대하여 부하로 되는 안테나 TFT(23)가 존재하지 않으므로, 게이트측 제어 회로에 의한 게이트 제어선(26)의 구동 속도를 고속화할 수 있다.
(제 3 실시예)
도 6은 제 3 실시예를 나타낸다. 이 실시예는 기판(37)에 폴리실리콘 소자의 화소셀 어레이(37a)와, 게이트측 제어 회로(38) 및 신호측 제어 회로(39)가 형성되고, 게이트 제어선(26)의 한쪽의 종단부에 상기 제 1 실시예 또는 제 2 실시예에 의한 제조 공정에서 형성되는 안테나 TFT(28)에 의한 종단 장치(28)가 형성된다.
이와 같은 구성에 의해, 폴리실리콘 소자에 의한 AM-LCD에서, 상기 제 1 실시예 또는 제 2 실시예와 마찬가지의 작용 효과를 얻을 수 있음과 동시에, 게이트 제어선(26)에 대전한 정전기에 의한 게이트측 제어 회로(38) 및 신호측 제어 회로(39)의 파괴를 미연에 방지할 수 있다.
(제 4 실시예)
도 7은 제 4 실시예를 나타낸다. 이 실시예에서는 상기 제 3 실시예의 게이트 제어선(26)의 양단에 게이트측 제어 회로(38)가 각각 형성되고, 한쪽의 게이트 제어 회로(38)와 화소셀 어레이(37a) 간에서, 게이트 제어선(26)의 종단부에 상기 종단 장치(28)가 형성되고, 기타의 구성은 제 3 실시예와 마찬가지이다.
이와 같은 구성에 의해 게이트측 제어 회로(38)에 용장 기능을 가지게 한 AM-LCD에 있어서 제 3 실시예와 마찬가지의 작용 효과를 얻을 수 있다.
(제 5 실시예)
도 8은 제 5 실시예를 나타낸다. 이 실시예에서는 상기 제 3 실시예의 게이트 제어선(26)의 양단에 게이트측 제어 회로(38)가 형성되고, 각 게이트 제어 회로(38)와 화소셀 어레이(37a) 간에서, 게이트 제어선(26)의 종단부에 상기 종단 장치(28)가 각각 형성되고, 기타의 구성은 제 3 실시예와 마찬가지이다.
이와 같이 화소셀 어레이(37a)의 양측에 종단 장치(28) 및 게이트측 제어 회로(38)를 대칭상으로 설치하면, 게이트측 제어 회로(38)에 용장 기능을 가지게 한 AM-LCD에 있어서 제 3 실시예와 마찬가지의 작용 효과를 얻을 수 있음과 동시에, 대형의 AM-LCD에 있어서 정전 방지 효과를 더욱 향상시킬 수 있다.
또한 상기 각 실시예의 안테나 TFT(28)는 P형 불순물 반도체층만을 구비한 P형 TFT, 또는 N형 불순물 반도체층만을 구비한 N형 TFT로 구성하여도 좋다.
이상 상술한 바와 같이, 본 발명은 액정 표시 장치의 제조 과정에서 기판 상에 형성된 화소 TFT의 정전 파괴를 방지할 수 있는 액정 표시 장치를 제공할 수 있다.
Claims (12)
- 기판 상에 화소셀 어레이와, 상기 화소셀 어레이를 구성하는 화소 TFT에 접속되는 게이트 제어선 및 데이터선을 구비한 액정 표시 장치에 있어서,상기 게이트 제어선 중 적어도 어느 하나의 종단부에는, 상기 게이트 제어선에 대전한 정전기를 중화하는 종단 장치를 구비한 것을 특징으로 하는 액정 표시 장치.
- 제 1항에 있어서,상기 종단 장치는 상기 게이트 제어선을 게이트 전극으로 하고, 상기 게이트 전극의 양측에 상기 화소 TFT의 채널 영역보다 사이즈가 큰 불순물 반도체층을 형성하여 구성한 안테나 TFT로 한 것을 특징으로 하는 액정 표시 장치.
- 제 2항에 있어서,상기 안테나 TFT는 상기 게이트 제어선의 종단부에 설치하고, 상기 게이트 제어선의 종단부는 상기 기판의 단부 가장자리에 노출시키지 않는 것을 특징으로 하는 액정 표시 장치.
- 제 2항 또는 제 3항에 있어서,상기 안테나 TFT는 상기 게이트 제어선의 양측에 P형 불순물 반도체층 및 N형 불순물 반도체층을 각각 형성한 CMOS형으로 한 것을 특징으로 하는 액정 표시 장치.
- 제 2항 또는 제 3항에 있어서,상기 안테나 TFT는 상기 게이트 제어선의 양측에 P형 불순물 반도체층을 형성한 PMOS형 또는 상기 게이트 제어선의 양측에 N형 불순물 반도체층을 형성한 NMOS형 중 어느 하나로 한 것을 특징으로 하는 액정 표시 장치.
- 제 3항 내지 제 5항 중 어느 한 항에 있어서,상기 기판은 비정질·실리콘 TFT 소자로 구성하고, 상기 안테나 TFT는 상기 기판 내에서 종단하는 게이트 제어선의 종단부에 설치한 것을 특징으로 하는 액정 표시 장치.
- 제 3항 내지 제 5항 중 어느 한 항에 있어서,상기 기판은 폴리실리콘 소자로 구성하고, 상기 기판 상에 게이트측 제어 회로를 형성하며, 상기 안테나 TFT는 상기 게이트측 제어 회로에 접속됨과 동시에, 상기 기판 내에서 종단하는 게이트 제어선의 종단부에 설치한 것을 특징으로 하는 액정 표시 장치.
- 제 7항에 있어서,상기 게이트측 제어 회로는 상기 게이트 제어선의 양단부에 접속하고, 상기 안테나 TFT는 상기 한쪽의 게이트측 제어 회로와 화소셀 어레이 간에 배설한 것을 특징으로 하는 액정 표시 장치.
- 제 7항에 있어서,상기 게이트측 제어 회로는 상기 게이트 제어선의 양단부에 접속하고, 상기 안테나 TFT는 상기 각 게이트측 제어 회로와 화소셀 어레이 간에 각각 배설한 것을 특징으로 하는 액정 표시 장치.
- 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하는 단계와,이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하는 단계와,상기 화소 TFT의 소스·드레인 배선을 형성하는 공정과 동일 공정에서 상기 안테나 TFT의 불순물 반도체층상에 금속 전극을 형성하는 단계로 수행되는 것을 특징으로 하는 액정 표시 장치의 기판 제조 방법.
- 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하는 단계와,이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하는 단계와,화소 TFT의 소스·드레인 배선의 형성 후에는 상기 안테나 TFT의 불순물 반도체층을 제거하는 단계로 수행되는 것을 특징으로 하는 액정 표시 장치의 기판 제조 방법.
- 기판 상에 화소 TFT의 게이트 전극이 될 게이트 제어선을 형성하는 단계와,이어서 화소 TFT의 불순물 반도체층을 형성하는 공정과 동일 공정에서 상기 게이트 제어선의 종단부에 안테나 TFT의 불순물 반도체층을 형성하는 단계와,상기 화소 TFT의 소스·드레인 배선을 형성하는 공정과 동일 공정에서 상기 안테나 TFT의 불순물 반도체층 상에 금속 배선을 형성하는 단계와,이어서 상기 금속 배선 및 불순물 반도체층을 제거하는 단계로 수행되는 것을 특징으로 하는 액정 표시 장치의 기판 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32641898A JP3631384B2 (ja) | 1998-11-17 | 1998-11-17 | 液晶表示装置及び液晶表示装置の基板製造方法 |
| JP98-326418 | 1998-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000034854A true KR20000034854A (ko) | 2000-06-26 |
| KR100336827B1 KR100336827B1 (ko) | 2002-05-16 |
Family
ID=18187579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018763A KR100336827B1 (ko) | 1998-11-17 | 1999-05-25 | 액정표시장치 및 액정표시장치의 기판 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6538708B2 (ko) |
| JP (1) | JP3631384B2 (ko) |
| KR (1) | KR100336827B1 (ko) |
| TW (1) | TW435043B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002014658A (ja) * | 2000-06-29 | 2002-01-18 | Nec Kansai Ltd | 液晶駆動用集積回路素子 |
| KR100796298B1 (ko) | 2002-08-30 | 2008-01-21 | 삼성전자주식회사 | 액정표시장치 |
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| TW591592B (en) * | 2003-05-09 | 2004-06-11 | Toppoly Optoelectronics Corp | Display device having electrostatic discharge protection function and panel thereof |
| US7183147B2 (en) * | 2004-03-25 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| TWI231878B (en) * | 2004-04-09 | 2005-05-01 | Au Optronics Corp | Driving method for driving an OCB mode LCD device |
| US20060119998A1 (en) * | 2004-05-07 | 2006-06-08 | Sheng-Chieh Yang | Electrostatic discharge protection circuit, display panel, and electronic system utilizing the same |
| JP4207858B2 (ja) | 2004-07-05 | 2009-01-14 | セイコーエプソン株式会社 | 半導体装置、表示装置及び電子機器 |
| KR100670140B1 (ko) * | 2004-08-26 | 2007-01-16 | 삼성에스디아이 주식회사 | 커패시터 |
| US8139174B2 (en) | 2006-01-10 | 2012-03-20 | Chimei Innolux Corporation | Display device for displaying images involving display pixels and non-display pixels |
| CN1916710B (zh) * | 2006-09-07 | 2010-05-12 | 友达光电股份有限公司 | 液晶显示母板及其液晶显示面板 |
| WO2008038635A1 (en) | 2006-09-26 | 2008-04-03 | Sharp Kabushiki Kaisha | Active matrix substrate |
| US7795684B2 (en) * | 2006-11-24 | 2010-09-14 | Chunghwa Picture Tubes, Ltd. | Active device array substrate |
| CN101359024B (zh) * | 2008-09-23 | 2012-05-30 | 友达光电（苏州）有限公司 | 电子装置显示面板的测试电路和显示面板 |
| KR102181165B1 (ko) * | 2014-03-04 | 2020-11-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법 |
| CN203811938U (zh) * | 2014-05-14 | 2014-09-03 | 北京京东方光电科技有限公司 | 一种显示面板和显示装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP2841560B2 (ja) | 1989-10-19 | 1998-12-24 | 日本電気株式会社 | 静電保護回路 |
| JPH03165562A (ja) | 1989-11-25 | 1991-07-17 | Sony Corp | マスクｒｏｍの製造方法 |
| JP3071851B2 (ja) | 1991-03-25 | 2000-07-31 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| KR0131062B1 (ko) * | 1992-08-27 | 1998-04-14 | 순페이 야마자끼 | 반도체장치 제작방법 |
| JPH0675246A (ja) | 1992-08-28 | 1994-03-18 | Toshiba Corp | アクティブマトリックス型液晶表示素子の製造方法 |
| KR100333153B1 (ko) * | 1993-09-07 | 2002-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
| JPH08179358A (ja) | 1994-12-20 | 1996-07-12 | Casio Comput Co Ltd | アクティブマトリックスパネル |
| JP3241981B2 (ja) | 1995-12-12 | 2001-12-25 | シャープ株式会社 | 液晶表示装置 |
| JPH1020336A (ja) | 1996-07-02 | 1998-01-23 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP2998664B2 (ja) | 1996-11-20 | 2000-01-11 | コナミ株式会社 | 模擬連発銃 |
| US6175394B1 (en) * | 1996-12-03 | 2001-01-16 | Chung-Cheng Wu | Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays |
| JP3379896B2 (ja) * | 1997-11-14 | 2003-02-24 | シャープ株式会社 | 液晶表示装置及びその検査方法 |
-
1998
- 1998-11-17 JP JP32641898A patent/JP3631384B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-21 US US09/316,757 patent/US6538708B2/en not_active Expired - Lifetime
- 1999-05-25 KR KR1019990018763A patent/KR100336827B1/ko not_active IP Right Cessation
- 1999-05-27 TW TW088108777A patent/TW435043B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR100336827B1 (ko) | 2002-05-16 |
| JP2000147556A (ja) | 2000-05-26 |
| US6538708B2 (en) | 2003-03-25 |
| JP3631384B2 (ja) | 2005-03-23 |
| US20020080292A1 (en) | 2002-06-27 |
| TW435043B (en) | 2001-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120423 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |