KR20000033894A - 반도체 장치의 보호층 형성방법 - Google Patents
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Abstract
물리적 특성이 향상된 보호층을 형성할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 금속 라인이 형성되어 있는 반도체 기판의 상부에 보호층을 형성한 후, 보호층의 물리적 특성을 강화시키기 위한 후처리를 실시한다. 후처리에 의해 경도와 같은 물리적 특성을 강화시킴으로써 보호층의 내 크랙성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 물리적 특성(mechanical property)이 향상된 보호층(passivation layer)을 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 있어서 다층 금속화 공정이 실용화됨에 따라, 금속 라인들을 절연시키기 위한 층간 절연막(intermetal dielectric film; IMD) 및 웨이퍼의 최상부에 형성되는 보호층에 대한 중요성이 강조되고 있다. 층간 절연막은 금속 라인들 간의 기생 캐피시턴스를 감소시키기 위하여 저유전 물질로 형성되여야 하고, 우수한 단차 도포성(step coverage)을 가져야 한다. 보호층은 조립 및 패키징 동안에 최상부 금속 라인의 물리적 및 화학적 손상을 방지하는 절연 보호층으로서, 우수한 평탄도를 가져야 한다. 즉, 보호층은 외부의 물리적 충격이나 수분 침투로부터 금속층을 보호하는 역할을 하며, ⅰ) 인(P)이 도핑된 산화물, 예컨대 인 실리케이트 글래스(phosphosilicate glass; PSG)를 저온에서 화학 기상 침적(chemical vapor deposition; CVD) 방법으로 침적하여 형성하거나, ⅱ) 산화물을 플라즈마-증대 화학 기상 침적(plasma-enhanced CVD; PECVD) 방법으로 침적하여 형성하거나, ⅲ) 실리콘 질화물(SiN)을 PECVD 방법으로 침적하여 형성한다. PSG로 보호층을 형성하는 경우에는, PSG에 함유된 인(P)이 스트레스를 감소시켜 보호층의 크랙(crack)을 감소시킬 뿐만 아니라, 나트륨(Na) 이온 및 다른 금속 오염물에 대한 보호층의 게터링(gettering) 특성을 향상시킬 수 있다. PECVD-산화물로 보호층을 형성하는 경우에는 보호층의 물리적 스트레스 및 수소 함유량을 감소시킬 수 있다. 실리콘 질화물로 보호층을 형성하는 경우에는 나트륨과 같은 이동성 이온 및 습기에 대한 불투과성 장벽의 역할을 하며, 칩이 스크래칭(scratching)되는 것을 방지할 수 있다.
도 1은 종래 방법에 의한 반도체 장치의 보호층 형성방법의 플로우 차트이다.
도 1을 참조하면, 반도체 기판의 상부에 알루미늄으로 이루어진 금속 라인을 침적하고 이를 패터닝한다. 이어서, 결과물의 상부에 PECVD-산화물과 같은 절연층을 침적한 후, 수소 가스가 50% 함유된 분위기 하의 약 400℃의 온도에서 60분 동안 어닐링 공정을 실시한다. 이 어닐링 공정은 리프레쉬 특성을 개선시키기 위한 것으로, 어닐링 공정시 알루미늄으로 이루어진 금속 라인에 힐록(hillock)이 발생하는 것을 방지하기 위하여 금속 라인의 상부에 PECVD-산화막을 침적한 후 어닐링 공정을 실시한다.
이어서, 결과물의 상부에 실리콘 질화물이나 유동성 산화물 등을 화학 기상 침적 방법으로 침적하여 보호층을 형성한다. 그리고, 보호층의 상부에 수 마이크론 두께를 갖는 폴리이미드(polyimide)층을 형성함으로써 반도체 장치를 완성한다. 여기서, 폴리이미드층은 웨이퍼의 가장 최상부에 형성되는 보호층으로서, 본딩 패드(bonding pad)의 금속층과 칩 패키지를 연결하기 위한 다이 본딩(die bonding) 공정 동안에 외부로부터의 충격을 완화시키고 보이드(void)의 형성을 억제하는 역할을 한다.
상술한 종래 방법에 의하면, 금속 라인들 사이에 보이드가 형성될 경우, 각종 열 스트레스가 가해지는 외부 환경에 칩이 노출되었을 때 이 보이드의 폴딩 영역(folding area)에 스트레스가 집중적으로 걸려 보호층에 크랙(crack)이 발생하게 된다. 이러한 크랙은 금속 라인의 부식 또는 금속 라인의 오픈 등을 유발하는 원인이 된다.
따라서, 본 발명의 목적은 물리적 특성이 향상된 보호층을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 보호층 형성방법의 플로우 차트.
도 2는 본 발명에 의한 반도체 장치의 보호층 형성방법의 플로우 차트.
도 3은 본 발명에 의한 반도체 장치의 보호층 형성방법을 설명하기 위한 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
102 : 층간 절연막 104 : 금속 라인
106 : 보호층 108 : 폴리이미드층
상기 목적을 달성하기 위하여 본 발명은, 금속 라인이 형성되어 있는 반도체 기판의 상부에 보호층을 형성하는 단계; 및 상기 보호층의 물리적 특성을 강화시키기 위한 후처리(post treatment)를 실시하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 후처리는 전자 빔 처리(electron beam curing)이다.
바람직하게는, 전자 빔 처리는 180∼450℃의 온도에서 실시한다. 또한, 전자 빔 처리는 10분 내지 2시간 동안 실시한다.
바람직하게는, 후처리는 질소와 수소의 혼합 가스를 사용한 어닐링 공정을 더 포함한다.
바람직하게는, 어닐링 공정은 250∼500℃의 온도에서 실시한다.
바람직하게는, 어닐링 공정은 수소 가스를 10% 이상 혼합하여 사용한다.
상술한 바와 같이 본 발명에 의하면, 보호층을 형성한 다음 후처리를 실시하여 보호층의 경도(hardness)와 같은 물리적 특성을 강화시킴으로써 내 크랙성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 및 도 3은 본 발명에 의한 반도체 장치의 보호층 형성방법을 설명하기 위한 플로우 차트 및 단면도이다.
도 2 및 도 3을 참조하면, 층간 절연막(102)이 형성되어 있는 반도체 기판의 상부에 금속 라인(104)을 침적하고 이를 패터닝한 후, 결과물의 상부에 PECVD-산화물과 같은 절연층(도시하지 않음)을 침적한다. 이어서, 절연층의 상부에 SiN, SiON, BPSG 또는 유동성 산화물 등을 화학 기상 침적 방법이나 스핀 코팅 방법에 의해 3000∼17000Å의 두께로 침적하여 보호층(106)을 형성한다. 이때, 화학 기상 침적 방법으로는 저압 화학 기상 침적(LPCVD) 방법, 플라즈마 증대 화학 기상 침적(PECVD) 방법, 고밀도 플라즈마(high density plasma) 화학 기상 침적 방법 등의 모든 화학 기상 침적 방법을 사용할 수 있다.
이어서, 180∼450℃의 온도에서 10분 내지 2시간 동안 전자 빔 처리를 실시한다. 바람직하게는, 전자 빔 처리의 도즈는 3000∼15000μC/㎠이고 바이어스는 3∼25keV이다. 바람직하게는, 질소와 수소의 혼합 가스를 사용하여 튜브(tube)분위기를 만들어 실시한다. 바람직하게는, 전자 빔 처리공정시 수소를 10% 이상으로 혼합하며, 경우에 따라 100%를 사용할 수도 있다. 그러나, 전자 빔 처리를 수행할 때 튜브의 내부에는 이미 전자들이 존재하고 있기 때문에 소량의 수소를 사용하여도 전자들이 수소 가스를 이온화시키므로 원하는 효과를 얻을 수 있다. 이와 같이 전자 빔 처리를 질소와 수소의 혼합 분위기 하에서 수행하면 보호층(106)의 경도가 20% 이상 증가하게 된다. 예를 들어, 실리콘 질화물로 보호층을 형성할 경우, 침적한 후의 경도는 14Gpa 정도이지만 전자 빔 처리를 실시한 후에는 17Gpa 이상의 경도를 얻게 된다.
이어서, 보호층(106)의 상부에 수 마이크론 두께를 갖는 폴리이미드층(108)을 형성함으로써 반도체 장치를 완성한다. 폴리이미드층(108)은 본딩 패드의 금속층과 칩 패키지를 연결하기 위한 다이 본딩 공정 동안에 외부로부터의 충격을 완화시키고 보이드의 형성을 억제하는 역할을 한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 보호층 형성방법에 의하면, 보호층을 형성한 다음 후처리를 실시하여 보호층의 경도와 같은 물리적 특성을 강화시킴으로써 내 크랙성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 금속 라인이 형성되어 있는 반도체 기판의 상부에 보호층을 형성하는 단계; 및상기 보호층의 물리적 특성을 강화시키기 위한 후처리를 실시하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 후처리는 전자 빔 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 전자 빔 처리는 180∼450℃의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 전자 빔 처리는 10분 내지 2시간 동안 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 후처리는 질소와 수소의 혼합 가스를 사용한 어닐링 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 어닐링 공정은 250∼500℃의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 어닐링 공정은 수소 가스를 10% 이상 혼합하여 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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| KR1019980050953A KR20000033894A (ko) | 1998-11-26 | 1998-11-26 | 반도체 장치의 보호층 형성방법 |
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| KR (1) | KR20000033894A (ko) |
Cited By (1)
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|---|---|---|---|---|
| WO2010041850A2 (ko) * | 2008-10-06 | 2010-04-15 | 주식회사 인포비온 | 전자빔 후처리를 이용한 투명성 산화 전극 제조 방법 |
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1998
- 1998-11-26 KR KR1019980050953A patent/KR20000033894A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2010041850A2 (ko) * | 2008-10-06 | 2010-04-15 | 주식회사 인포비온 | 전자빔 후처리를 이용한 투명성 산화 전극 제조 방법 |
| WO2010041850A3 (ko) * | 2008-10-06 | 2010-07-29 | 주식회사 인포비온 | 전자빔 후처리를 이용한 투명성 산화 전극 제조 방법 |
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