KR20000028541A - 박막트랜지스터제조방법과이에의해제조된기판및박막트랜지스터 - Google Patents

박막트랜지스터제조방법과이에의해제조된기판및박막트랜지스터 Download PDF

Info

Publication number
KR20000028541A
KR20000028541A KR1019990000734A KR19990000734A KR20000028541A KR 20000028541 A KR20000028541 A KR 20000028541A KR 1019990000734 A KR1019990000734 A KR 1019990000734A KR 19990000734 A KR19990000734 A KR 19990000734A KR 20000028541 A KR20000028541 A KR 20000028541A
Authority
KR
South Korea
Prior art keywords
laser beam
pitch
active patterns
crystallization region
uniform crystallization
Prior art date
Application number
KR1019990000734A
Other languages
English (en)
Other versions
KR100319206B1 (ko
Inventor
문규선
정병후
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990000734A priority Critical patent/KR100319206B1/ko
Priority to US09/421,477 priority patent/US6265290B1/en
Publication of KR20000028541A publication Critical patent/KR20000028541A/ko
Application granted granted Critical
Publication of KR100319206B1 publication Critical patent/KR100319206B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터에 관한 것으로, 본 발명에서는 레이저빔을 일정 스캔피치로 스캔하여 아모르포스 실리콘층을 폴리 실리콘층으로 결정화한 후, 폴리 실리콘층의 일부에 일정 이격피치로 이격된 액티브 패턴들을 형성시킬 때, 액티브 패턴들의 이격피치가 레이저빔의 스캔피치를 근거로 하여 조절되도록 한다.
이를 위하여, 본 발명에서는 액티브 패턴들의 이격피치가 레이저빔의 스캔피치와 예컨대,(여기서, Z′는 액티브 패턴들의 이격피치, Z는 레이저빔의 스캔피치, n은 정수)의 관계식을 이루도록 한다. 이 경우, 액티브 패턴들의 이격피치는 레이저빔의 스캔피치와 정수배를 이루게 된다.
이러한 본 발명이 실시되면, 각 액티브 패턴들은 결정화가 안정적으로 이루어진 폴리 실리콘 영역에만 형성되게 되며, 결국, 본 발명을 채용한 박막트랜지스터는 우수한 기능을 정상적으로 유지할 수 있다.

Description

박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터{Method for fabricating a thin film transistor and a substrate, thin film transistor fabricated the same}
본 발명은 예컨대, 액정표시장치의 능동소자로 사용되는 박막트랜지스터의 제조방법에 관한 것으로, 좀더 상세하게는 폴리 실리콘층의 불균일 결정화영역에 액티브 패턴들이 형성되는 것을 미리 방지할 수 있도록 하는 박막트랜지스터 제조방법에 관한 것이다. 더욱이 본 발명은 이러한 제조방법에 의해 제조되는 기판 및 박막트랜지스터에 관한 것이다.
근래에 고품위 TV(High definition TV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 급속히 확대되고 있다.
액정표시장치는 이러한 평판 표시기의 대표적인 장치 중의 하나로써, 이를 이용하면, 예컨대, ELD(Electro luminescence display), VFD(Vacuum fluorescence display), PDP(Plasma display panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 해결할 수 있기 때문에, 최근 들어 그 사용 영역이 크게 확산되고 있다.
이러한 액정표시장치는 크게 수동형과 능동형의 두 가지 형태로 나뉘는데, 이 중, 능동형 액정표시장치는 각 화소 하나하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어, 속도, 시야각, 그리고 콘트라스트 측면에서, 수동형 액정표시장치에 비해 훨씬 뛰어나기 때문에, 100만 화소 이상의 해상도를 필요로하는 고품위 TV 등에 적합한 평판 표시기로 널리 각광받고 있다.
최근, 액정표시장치의 능동소자로 사용되는 박막트랜지스터의 중요성이 크게 부각되면서, 이에 대한 연구개발이 더욱 심화되고 있으며, 특히, 박막트랜지스터에 폴리 실리콘(Polycrystalline silicon)을 채용하고자 하는 연구가 좀더 다양하게 진행되고 있다. 그 이유는 폴리 실리콘이 통상의 아모르포스 실리콘(Amorphous silicon)에 비해 모빌리티(mobility) 측면에서 대략 100 배 정도의 우수한 특성을 보이고 있기 때문이다.
이와 같은 폴리 실리콘의 우수한 모빌리티 특성 때문에, 폴리 실리콘을 채용한 박막트랜지스터는 스위칭 소자로써의 역할을 수행할 수 있을 뿐만 아니라, 인버터 등의 구동회로를 내장할 수 있는 이점을 갖고 있다.
이러한 폴리 실리콘을 채용한 박막트랜지스터의 일반적인 구조는 예컨대, 미국특허공보 제 5780326 호 "풀리 프레너라이즈 박막트랜지스터 및 그것의 제조 프로세스(Fully planarized thin film transistor and process to fabricate same)", 미국특허공보 제 5705424 호 "액티브 메트릭스 픽셀 전극 제조 프로세스(Process of fabricating active matrix pixel electrode)", 미국특허공보 제 5583366 호 "액티브 메트릭스 패널(Active matrix pannel)", 미국특허공보 제 5499124 호 "액정물질과 접한 절연층을 갖는 폴리 실리콘 트랜지스터 구조(Polysilicon transistors formed on an insulation layer which is adjacent to a liquid crystal material)" 미국특허공보 제 5393682 호 "티에프티 소자의 제조를 위한 폴리 프로파일 테이퍼 형성방법(Method for making tapered poly profile for TFT device manufacturing)" 등에 좀더 상세하게 제시되어 있다.
이러한 폴리 실리콘을 박막트랜지스터에 채용하기 위해서는 먼저, 유리기판 상부에 아모르포스 실리콘을 증착시킨 후, 증착된 아모르포스 실리콘층을 예컨대, XeCl, KCl,ArF 등을 사용하는 엑시머 펄스(Excimer pulse) 레이저빔으로 스캔시켜, 아모르포스 실리콘층을 폴리 실리콘층으로 결정화하는 과정이 선행되어야 한다. 이 경우, 아모르포스 실리콘층은 레이저 빔을 흡수하여 일정 온도로 가열되고, 가열된 아모르포스 실리콘층은 급속히 결정화됨으로써, 결국, 안정적인 구조의 폴리 실리콘층이 형성된다.
이와 같이, 레이저빔을 사용하여 아모르포스 실리콘층을 폴리 실리콘층으로 결정화하는 경우, 레이저빔의 신속한 스캔에 의해 유리기판의 표면만 가열되기 때문에, 작업자는 유리기판에 별다른 손상을 가하지 않으면서도 우수한 전자 이동도 특성을 갖는 폴리 실리콘층을 제조할 수 있는 이점을 획득할 수 있다.
이러한 레이저를 이용한 아모르포스 실리콘의 결정화 방법은 예컨대, 미국특허공보 제 5589406 호 "박막트랜지스터 디스플레이 제조방법(Method of making TFT display)", 미국특허공보 제 5306651 호 "다결정 반도체 박막트랜지스터 프리페어링 공정(Process for preparing a polycrystalline semiconductor thin film transistor)", 미국특허공보 제 5372836 호 "엘씨디 제조공정의 다결정 실리콘 필름 형성방법(Method of forming polycrystalling sillicon film in process of manufacturing LCD)", 미국특허공보 제 5403762 호 "박막트랜지스터 제조방법(Method of fabricating a TFT)", 미국특허공보 제 5403772 호 "반도체 디바이스 제조방법(Method for manufacturing semiconductor device)", 미국특허공보 제 5472889 호 "대형 액정표시장치 패널의 박막트랜지스터 제조방법(Method of manufacturing large-sized thin film transistor liquid crystal display panel)" 등에 좀더 상세하게 제시되어 있다.
이후, 아모르포스 실리콘층의 결정화를 통해 형성된 폴리 실리콘층상에는 게이트 전극, 소오스/드레인 전극이 형성되고, 이러한 소오스/드레인 전극은 예컨대, ITO (Indium Tin Oxide) 재질의 화소전극과 전기적으로 연결됨으로써, 최종의 박막트랜지스터로 제조완료된다.
그러나, 이러한 종래의 박막트랜지스터 제조방법에는 몇 가지 중대한 문제점이 있다.
상술한 바와 같이, 폴리 실리콘을 박막트랜지스터에 채용하기 위해서는 예컨대, 엑시머 펄스 레이저빔을 이용하여, 기 형성된 아모르포스 실리콘층을 폴리 실리콘층으로 결정화하는 작업이 선행되어야 한다.
그런데, 이때, 아모르포스 실리콘층의 일부 영역, 예컨대, 레이저빔의 엣지부에 노출된 영역은 이와 다른 영역, 예컨대, 레이저빔의 중앙부에 노출된 영역에 비해 매우 불균일한 결정화 정도를 나타내게 된다. 이는, 아모르포스 실리콘의 결정화 작업에 이용되는 레이저빔이 중앙부의 에너지 밀도는 크고, 엣지부의 에너지 밀도는 적은 프로파일 특성을 갖고 있기 때문이다.
한편, 레이저빔의 스캔에 의한 아모르포스 실리콘층의 폴리 실리콘층으로의 결정화 작업이 모두 완료되면, 완성된 폴리 실리콘층의 일정 영역, 예컨대, 화소영역, 소오스 드라이브 영역, 게이트 드라이브 영역 등에는 소정 폭을 갖는 다수개의 액티브 패턴들이 형성되게 된다.
여기서, 상술한 바와 같이, 레이저빔은 엣지부와 중앙부 사이에서 에너지 밀도가 불균형을 이루고 있기 때문에, 레이저빔에 의해, 결정화된 아모르포스 실리콘층 또한 자신의 전체 영역 중 레이저빔의 엣지부에 노출된 영역이 중앙에 노출된 영역에 비해 매우 불안정한 결정화 정도를 나타내게 된다. 이에 따라, 레이저빔의 엣지부에 노출된 아모르포스 실리콘층은 폴리 실리콘층으로 완전히 결정화되지 못하고 불안정한 상태에 놓이게 된다.
이때, 만약, 추후에 형성되는 액티브 패턴들 중의 일부가 완전히 결정화된 폴리 실리콘층 영역에 형성되지 못하고 불균일 결정화영역, 예컨대, 레이저빔의 엣지부에 해당하는 폴리 실리콘층 영역에 형성되는 경우, 해당 액티브 패턴은 자신에게 주어진 역할을 원활히 수행할 수 없게 된다.
이를 방지하기 위해서는 액티브 패턴들이 폴리 실리콘층의 불균일 결정화영역에 형성되지 않도록 하는 방법이 모색되어야 하나, 종래의 경우, 이에 대한 대처방안이 전무한 형편이다.
이와 같이, 액티브 패턴이 폴리 실리콘층의 불균일 결정화영역에 형성되는 경우, 이를 채용하는 박막트랜지스터의 기능 또한 현저히 저하되는 결과가 초래된다.
따라서, 본 발명의 목적은 액티브 패턴들이 폴리 실리콘층의 불균일 결정화영역에 형성되지 않도록 하는데 있다.
본 발명의 다른 목적은 액티브 패턴들이 폴리 실리콘층의 불균일 결정화영역에 형성되지 않도록 함으로써, 액티브 패턴들이 자신에게 주어진 본래의 기능을 정상적으로 수행할 수 있도록 하는데 있다.
본 발명의 또 다른 목적은 액티브 패턴들의 기능확보를 통해, 이를 채용하는 박막트랜지스터의 작용을 정상적으로 유지시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1은 본 발명에 따른 박막트랜지스터 제조방법을 순차적으로 도시한 순서도.
도 2는 본 발명의 실시에 따른 아모르포스 실리콘층의 결정화공정을 도시한 예시도.
도 3은 본 발명에 채용된 레이저빔의 프로파일 특성을 도시한 그래프도.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 레이저빔의 스캔과정을 도시한 개념도.
도 5는 본 발명의 다른 실시예에 따른 레이저빔의 스캔과정을 도시한 개념도.
도 6은 본 발명의 실시에 따라 제조된 기판을 도시한 개념도.
도 7은 본 발명의 실시에 따른 액티브 패턴들의 형성과정을 도시한 개념도.
도 8은 본 발명의 반례에 따른 액티브 패턴들의 형성과정을 도시한 개념도.
도 9는 본 발명의 다른 실시에 따른 액티브 패턴들의 형성과정을 도시한 개념도.
도 10은 본 발명의 실시에 따른 박막트랜지스터의 형상을 도시한 예시도.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 레이저빔을 일정 스캔피치로 스캔하여 아모르포스 실리콘층을 폴리 실리콘층으로 결정화한 후, 폴리 실리콘층의 일부에 일정 이격피치로 이격된 액티브 패턴들을 형성시킬 때, 액티브 패턴들의 이격피치를 레이저빔의 스캔피치를 근거로 하여 조절한다. 물론, 종래의 경우, 액티브 패턴들은 먼저 진행된 레이저빔의 스캔과정과 무관하게 형성되었다.
이를 위하여, 본 발명에서는 액티브 패턴들의 이격피치가 레이저빔의 스캔피치와 예컨대,(여기서, Z′는 액티브 패턴들의 이격피치, Z는 레이저빔의 스캔피치, n은 정수)의 관계식을 이루도록 한다. 이 경우, 액티브 패턴들의 이격피치는 레이저빔의 스캔피치와 정수배를 이루게 된다.
일례로, 본 발명이 실시되어 레이저빔의 스캔피치가 150㎛를 유지하는 경우, 본 발명에서는 액티브 패턴들의 이격피치가 레이저빔의 스캔피치와 정수배, 예컨대, 1배를 이룰 수 있도록 150㎛로 조절하여 박막트랜지스터를 제조한다. 이 경우, 액티브 패턴들은 폴리 실리콘층의 불균일 결정화영역을 회피하여 오로지 균일 결정화영역에만 형성되게 되고, 결국, 액티브 패턴들은 자신에게 주어진 기능을 정상적으로 수행할 수 있다.
한편, 본 발명이 실효를 거두기 위해서는, 상술한 액티브 패턴들의 형성 공정 이전에 선행되는 아모르포스 실리콘층의 결정화 단계에서, 결정화 완료된 폴리 실리콘층의 불균일 결정화영역과 균일 결정화영역이 규칙적인 간격으로 교번하여 배치되도록 조절하는 과정이 미리 진행되어야 한다. 이를 위해서, 본 발명에서는 레이저빔의 스캔피치가 예컨대,(여기서, Z는 레이저빔의 스캔피치, X는 레이저빔의 폭, y는 불균일 결정화영역의 폭, n은 정수)의 관계식에 의해 산출되도록 한다. 이 경우, 레이저빔은 균일 결정화영역과 불균일 결정화영역이 규칙적인 간격으로 교번하도록 아모르포스 실리콘층을 결정화할 수 있다.
이러한 본 발명이 실시될 때, 폴리 실리콘층의 균일 결정화영역은 최소한 각 액티브 패턴들의 폭 보다 크게 형성되어, 예컨대,(여기서,은 액티브 패턴들의 폭,는 균일 결정화영역의 폭)의 관계식을 이룬다. 이는, 만약, 최종 완성되는 폴리 실리콘층의 균일 결정화영역이 각 액티브 패턴들의 폭 보다 적게 형성되는 경우, 레이저빔의 스캔 피치 또는 액티브 패턴들의 이격 피치와 무관하게 각 액티브 패턴들은 폴리 실리콘층의 불균일 결정화영역에 위치할 수밖에 없기 때문이다. 따라서, 본 발명에서는 레이저빔을 일정 피치로 스캔할 때, 폴리 실리콘층의 균일 결정화영역이 항상 추후에 형성되는 액티브 패턴들의 폭 보다 크게 형성되도록 한다.
이러한 본 발명이 실시되면, 각 액티브 패턴들은 결정화가 안정적으로 이루어진 폴리 실리콘 영역에만 형성되게 되며, 결국, 본 발명을 채용한 박막트랜지스터는 우수한 기능을 정상적으로 유지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 박막트랜지스터 제조방법과 이에 의해 제조되는 기판 및 박막트랜지스터를 좀더 상세히 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명에서는 먼저, 투광성 재질, 예컨대, 유리재질의 기판상에 예컨대, PECVD 공정을 진행하여, 아모르포스 실리콘층을 증착 형성시킨다(단계 S1).
이어서, 도 2에 도시된 바와 같이, 레이저툴(100)을 사용하여 기판(1)상에 형성된 아모르포스 실리콘층(300)의 표면에 레이저빔을 일정피치로 스캔시킨다 (단계 S3). 이 경우, 아모르포스 실리콘층(300)은 레이저빔을 흡수하여 일정 온도로 가열되며, 결국, 폴리 실리콘층으로 급속히 결정화된다. 물론, 본 발명이 실효를 거두기 위해서는 이러한 레이저빔 스캔과정 이전에, 레이저빔의 정확한 스캔피치를 산출하는 과정(단계 S2)이 선행되어야 한다. 이는 후술한다.
이때, 레이저툴(100)의 저부에는 XY 테이블(200)이 기판(1)을 얹은 상태로 배치되는데, 이러한 XY 테이블(200)은 구동모터(도시안됨)를 통해 레이저툴(100)의 저부에서 일정피치로 전진함으로써, 레이저툴(100)에서 조사되는 레이저빔이 아모르포스 실리콘층(300)의 표면을 일정피치로 스캔할 수 있도록 한다.
여기서, 도 3에 도시된 바와 같이, 레이저툴(100)로부터 조사되어 폭 X를 갖는 레이저빔은 중앙부의 에너지 밀도는 크고, 엣지부의 에너지 밀도는 적은 프로파일 특성을 갖는다.
본 발명이 실시되어, 이러한 특성을 갖는 레이저빔이 아모르포스 실리콘층(300)을 일정피치로 스캔하는 경우, 레이저빔의 엣지부에 노출된 아모르포스 실리콘층(300)에는 불균일 결정화영역이 생성된다.
일례로, 도 4a에 도시된 바와 같이, X 만큼의 폭을 유지하며, 외곽라인 a1,a2를 형성하는 레이저빔이 아모르포스 실리콘층(300)을 스캔하는 경우, 레이저빔의 양 엣지부, 예컨대, 라인 a1,a3 사이와 라인 a2,a4 사이로 노출된 아모르포스 실리콘층(300)에는 불균일 결정화영역 y가 생성된다. 이때, G는 레이저빔의 폭 X 만큼 노출된 아모르포스 실리콘층(300) 영역 중, 불균일 결정화영역 y를 제외한 균일 결정화영역을 나타낸다.
또한, 도 4b에 도시된 바와 같이, 초기에 외곽라인 a1,a2를 형성하는 레이저빔이 스캔피치 Z만큼 이동하여 외곽라인 b1,b2를 형성하는 경우, 레이저빔의 양 엣지부, 예컨대, 라인 b1,b3 사이와 라인 b2,b4 사이로 노출된 아모르포스 실리콘층(300)에는 불균일 결정화영역 y가 생성된다.
또한, 도 4c에 도시된 바와 같이, 외곽라인 b1,b2를 형성하는 레이저빔이 스캔피치 Z만큼 이동하여 외곽라인 c1,c2를 형성하는 경우, 레이저빔의 양 엣지부, 예컨대, 라인 c1,c3 사이와 라인 c2,c4 사이로 노출된 아모르포스 실리콘층(300)에는 불균일 결정화영역 y가 생성된다.
이러한 레이저빔의 스캔과정은 아모르포스 실리콘층(300)의 전 영역에 걸쳐 고르게 진행되는데, 이때, 레이저빔은 각 스캔피치마다 일정 영역을 중첩하여 스캔하게 된다.
일례로, 도 4c에 도시된 바와 같이, X 만큼의 폭을 유지하며, 외곽라인 a1,a2를 형성하는 레이저빔이 아모르포스 실리콘층(300)을 스캔한 후, 스캔피치 Z만큼 이동하여 외곽라인 b1,b2를 형성하고, 다시 스캔피치 Z만큼 이동하여 외곽라인 c1,c2를 형성하는 경우, 레이저빔은 외곽라인 a1,c3 사이에서 여러개의 중첩영역을 형성시키게 된다.
이후, 레이저툴(100)은 상술한 레이저빔 중첩 스캔과정을 반복적으로 수행함으로써, 아모르포스 실리콘층(300)의 전 영역을 폴리 실리콘층으로 결정화한다.
이때, 본 발명에서는 최종 완성된 폴리 실리콘층이 불균일 결정화영역 y와, 균일 결정화영역 G를 규칙적인 간격으로 교번하여 배치받을 수 있도록 레이저빔의 스캔피치를 적정 값으로 산출하는 과정을 상술한 레이저빔의 스캔과정 이전에 미리 진행한다.
이러한 스캔피치 산출과정을 통해 불균일 결정화영역 y와, 균일 결정화영역 G가 폴리 실리콘층에 규칙적인 간격으로 교번하여 배치되면, 후술하는 과정에 의해 형성되는 액티브 패턴들은 오직 폴리 실리콘층의 균일 결정화영역 G에만 형성될 수 있는 기본요건을 미리 제공받게 된다. 물론, 액티브 패턴들이 이러한 기본요건만으로 폴리 실리콘층의 균일 결정화영역 G에 배치될 수 있는 조건을 모두 갖추는 것은 아니며, 후술하는 이격피치 산출과정을 통해, 적절한 이격피치를 제공받아야만, 비로소 액티브 패턴들은 불균일 결정화영역 y를 벗어난 균일 결정화영역 G에 형성될 수 있는 조건을 모두 갖출 수 있게 된다. 이는 후술한다.
이때, 본 발명에 따른 레이저빔의 스캔피치는 후술하는 ＜수학식 1＞에 의해 산출된다.
(여기서, Z는 레이저빔의 스캔피치, X는 레이저빔의 전체 폭, y는 불균일 결정화영역의 폭, n은 정수)
이러한 ＜수학식 1＞이 유도되는 과정을 설명한다.
상술한 도 4a 내지 도 4c에 도시된 바와 같이, 초기에 외곽라인 a1,a2를 형성하는 레이저빔이 스캔피치 Z만큼 이동하여 외곽라인 b1,b2를 형성하고, 다시, 스캔피치 Z만큼 이동하여 외곽라인 c1,c2를 형성하는 경우, 레이저빔의 스캔피치 Z와, 레이저빔의 폭 X, 그리고, 불균일 결정화영역의 폭 y 사이에는 후술하는 ＜수학식 2＞의 관계가 성립한다.
(여기서, X는 레이저빔의 폭, Z는 레이저빔의 스캔피치, y는 불균일 결정화영역의 폭, n은 정수)
이때, ＜수학식 2＞에 도입된 정수 n은 레이저빔이 폭 X 내에서 스캔피치 Z만큼 반복 이동하는 전체 회수를 나타내는데, 그 값은 바람직하게, 1 이상을 유지한다.
일례로, 도 4c에 도시된 바와 같이, 초기에 외곽라인 a1,a2를 형성하는 레이저빔이 스캔피치 Z만큼 이동하여 외곽라인 b1,b2를 형성한 후, 다시 스캔피치 Z만큼 이동하여 외곽라인 c1,c2를 형성하는 경우, 레이저빔은 폭 X와 동일 값을 갖는 외곽라인 a1,c3 내에서 스캔피치 Z만큼 2회 반복 이동하게 되며, 이 경우, n은 2로 정의된다.
이때, 상술한 ＜수학식 2＞가 성립되고,이 1 이상의 정수를 이루는 경우, 초기 우측 외곽라인의 일부를 이루는, 예컨대, 라인 a2와 최종 좌측 외곽라인의 일부를 이루는, 예컨대, 라인 c3는 반드시 일치하게 되는데, 이 경우, 최종 완성된 폴리 실리콘층에는 불균일 결정화영역 y와, 균일 결정화영역 G가 규칙적인 간격으로 교번 배치되게 된다. 즉, ＜수학식 2＞가 성립되고, n이 1 이상의 정수를 이루는 것을 조건으로 하여, 레이저빔은 초기 우측 외곽라인의 일부와 최종 좌측 외곽라인의 일부가 일치되는 구조를 이루게 되고, 이를 토대로, 결정화 완료된 폴리 실리콘층이 불균일 결정화영역 y와, 균일 결정화영역 G를 규칙적인 간격으로 교번 배치받을 수 있도록 유도하게 된다.
이를 증명할 수 있는 다른 예로, n이 3의 값을 갖는 경우를 설명한다.
도 5에 도시된 바와 같이, 초기에 외곽라인 a1,a2를 형성하는 레이저빔이 스캔피치 Z만큼 이동하여 외곽라인 b1,b2를 형성한 후, 다시 스캔피치 Z만큼 이동하여 외곽라인 c1,c2를 형성하고, 또 다시 스캔피치 Z만큼 이동하여 외곽라인 d1,d2를 형성하는 경우, 레이저빔은 초기 우측 외곽라인의 일부를 이루는 라인 a2와 최종 좌측 외곽라인의 일부를 이루는 라인 d3가 서로 일치하는 구조를 이루게 된다.
이 경우, 레이저빔은 폭 X와 동일 값을 갖는 외곽라인 a1,c3 내에서 스캔피치 Z만큼 3회 반복 이동하게 되며, 그 결과, 상술한 n은 3의 값을 갖게 되고, 결국, 최종 완성되는 폴리 실리콘층은 불균일 결정화영역 y와, 균일 결정화영역 G가 규칙적인 간격으로 교번 배치된 구조를 이루게 된다.
요컨대, 상술한 ＜수학식 2＞가 성립되고, n이 1 이상의 정수를 이루는 경우, 레이저빔은 초기 우측 외곽라인의 일부와 최종 좌측 외곽라인의 일부가 서로 일치하는 구조를 이루게 되고, 결국, 최종 결정화된 폴리 실리콘층은 불균일 결정화영역 y와, 균일 결정화영역 G가 규칙적인 간격으로 교번 배치된 구조를 이루게 된다.
이러한 ＜수학식 2＞를 스캔피치 Z에 대해 정리하면, 결국, 불균일 결정화영역y와, 균일 결정화영역 G를 폴리 실리콘층에 규칙적인 간격으로 교번 배치할 수 있는 ＜수학식 1＞이 얻어진다.
이때, 레이저빔의 폭 X와, 불균일 결정화영역 y에 해당하는 값은 레이저빔을 조사하는 레이저툴의 특성을 조사하여 쉽게 파악할 수 있는 값이기 때문에, 결국, 생산라인에서는 ＜수학식 1＞을 연산하여, 본 발명에서 얻고자하는 레이저빔의 스캔피치 Z값을 신속하게 파악할 수 있다.
일례로, 레이저빔의 전체 폭 X가 330㎛이고, 레이저빔의 불균일 결정화영역 y가 30㎛이며, 레이저빔을 폭 X 내에서 스캔피치 Z만큼 2회 반복 이동하는 경우, 스캔피치 Z는 ＜수학식 1＞의 연산에 의해 330-30/2, 즉, 150㎛로 신속하게 산출된다.
이후, 생산라인에서는 산출된 스캔피치 Z의 값, 예컨대, 150㎛를 설비 콘트롤러(도시안됨)로 입력시키고, 설비 콘트롤러는 입력된 값에 따라 상술한 XY 테이블(200)을 제어하여 이를 전진시킴으로써, 레이저툴(100)에서 조사되는 레이저빔이 아모르포스 실리콘층(300)의 표면을 산출된 스캔피치 Z에 맞추어 신속히 스캔할 수 있도록 한다.
이러한 ＜수학식 1＞에서, X는 Z와 후술하는 ＜수학식 3＞의 관계를 필수적으로 이루어야 한다.
이는, 만약, 레이저빔의 폭 X가 레이저빔의 스캔피치 Z보다 적은 값을 갖는 경우, 레이저빔 사이의 중첩영역이 사라짐으로써, 상술한 ＜수학식 1＞ 자체가 성립되지 못하는 문제점이 야기될 수 있기 때문이다. 이를 방지하기 위하여, 본 발명에서는 X와 Z가 항상 ＜수학식 3＞의 관계를 유지할 수 있도록 한다.
이후, 레이저툴에 의한 레이저빔 스캔과정이 모두 완료되면, 도 6에 도시된 바와 같이, 불균일 결정화영역 y와 균일 결정화영역 G가 규칙적인 간격으로 교번하여 배치된 폴리 실리콘층을 갖는 기판이 제조 완료된다. 도 6에서는 일례로, 상술한 n이 2인 경우가 도시되어 있다.
이때, 각 스캔피치 Z 내에서 균일 결정화영역 G가 점유하는 몫은 후술하는 ＜수학식 4＞에 의해 결정된다.
(여기서, Qg는 균일 결정화영역의 점유 몫, Z는 레이저빔의 스캔피치, y는 불균일 결정화영역)
상술한 예에서와 같이, 만약, 불균일 결정화영역 y가 30㎛이며, ＜수학식 1＞의 연산에 의해 산출된 스캔피치 Z가 150㎛인 경우, 각 스캔피치 Z 내에서 균일 결정화영역 G가 점유하는 몫 Qg는 150-30/150X100, 즉, 80%로 결정된다.
이러한 ＜수학식 4＞에서, Z는 y와 후술하는 ＜수학식 5＞의 관계를 필수적으로 이루어야 한다.
이는, 만약, 스캔피치 Z가 불균일 결정화영역 y보다 적은 값을 갖는 경우, 상술한 ＜수학식 4＞의 연산에 의해, 균일 결정화영역 G의 점유 몫이 0% 이하의 값을 갖는 문제점이 야기될 수 있기 때문이다. 이를 방지하기 위하여, 본 발명에서는 Z와 y가 항상 ＜수학식 5＞의 관계를 유지할 수 있도록 한다.
계속해서, 레이저툴이 상술한 레이저빔 스캔과정을 모두 완료하여, 아모르포스 실리콘층의 전 영역을 모두 폴리 실리콘층으로 결정화시키면, 폴리 실리콘층의 일부 영역, 예컨대, 소오스 드라이브 회로영역 A, 게이트 드라이브 회로영역 B 또는 화소영역 C에는 일정피치로 이격된 액티브 패턴들이 형성된다(단계 S4,S5).
이때, 각 액티브 패턴들이 예컨대, 소오스 드라이브 회로영역 A에 형성되면, 각 액티브 패턴들은 소오스 드라이브 회로용 액티브 패턴들로 작용할 것이고, 각 액티브 패턴들이 예컨대, 화소영역 C에 형성되면, 각 액티브 패턴들은 화소용 액티브 패턴들로 작용할 것이다.
이때, 본 발명에서는 액티브 패턴들의 이격피치가 상술한 레이저빔의 스캔피치를 근거로하여 적정 값으로 조절될 수 있도록 한다. 물론, 종래의 경우, 액티브 패턴들은 레이저빔의 스캔피치와 전혀 무관하게 형성되었다.
이와 같이, 액티브 패턴들의 이격피치가 상술한 레이저빔의 스캔피치를 근거로 조절되도록 하기 위하여, 본 발명에서는 액티브 패턴들의 이격피치가 레이저빔의 스캔피치와 후술하는 ＜수학식 6＞의 관계를 이루도록 한다.
(여기서, Z′는 액티브 패턴들의 이격피치, Z는 레이저빔의 스캔피치, n은 정수)
이러한 ＜수학식 6＞이 성립하는 경우, n에는 예컨대, 1이상의 정수가 대입되고, 액티브 패턴들의 이격피치 Z′는 레이저빔의 스캔피치 Z와 일례로, "Z, 2Z,3Z, 4Z‥‥"의 정수배를 이루게 되며, 결국, 액티브 패턴들의 이격피치는 상술한 레이저빔의 스캔피치를 근거로하여 적정 값으로 조절되게 된다.
상술한 예에서와 같이, 레이저빔의 전체 폭 X가 330㎛이고, 레이저빔의 불균일 결정화영역 y가 30㎛이며, 레이저빔을 폭 X 내에서 스캔피치 Z만큼 2회 반복 이동하는 경우, 스캔피치 Z는 ＜수학식 1＞의 연산에 의해 330-30/2, 즉, 150㎛로 신속하게 산출되며, 이 경우, 액티브 패턴들의 이격피치 Z′는 ＜수학식 6＞의 연산에 의해, 예컨대, "150㎛, 300㎛, 450㎛, 600㎛‥‥"의 값을 갖게 된다.
이러한 본 발명이 달성되는 경우, 액티브 패턴들은 폴리 실리콘층의 불균일 결정화영역 y를 회피하여 오로지 균일 결정화영역 G에만 형성되게 되며, 결국, 자신에게 주어진 기능을 정상적으로 유지할 수 있다.
도 7에 도시된 바와 같은 레이저빔의 스캔과정과, 이를 근거로 진행되는 액티브 패턴들의 형성과정을 예로하여 본 발명의 실시예를 좀더 상세히 설명한다.
이때, 상술한 예와 같이, 레이저빔의 폭 X는 330㎛이고, 레이저빔의 불균일 결정화영역 y는 30㎛이며, 레이저빔을 폭 X 내에서 스캔피치 Z만큼 2회 반복 이동시키는 것으로 가정한다. 물론, 이 경우, ＜수학식 1＞의 연산에 의해, 스캔피치 Z는 150㎛로 결정된다.
도 7에 도시된 바와 같이, 예컨대, 330㎛만큼의 폭 X를 유지하며, 외곽라인 a1,a2를 형성하는 레이저빔은 예컨대, 150㎛ 만큼의 피치 Z로 이동하여 새로운 외곽라인 b1,b2를 형성한 후, 다시 150㎛ 만큼의 피치 Z로 이동하여 새로운 외곽라인 c1,c2를 형성하고, 또 다시 150㎛ 만큼의 피치 Z로 이동하여 새로운 외곽라인 d1,d2를 형성하며, 이러한 동작을 지속적으로 반복하여 아모르포스 실리콘층(300)의 결정화 과정을 모두 완료시킨다.
물론, 이때, 스캔과정에 투입된 레이저빔은 상술한 바와 같이, 예컨대, 외곽라인 b1,a2 사이 또는 c1,b2 사이 등에서 중첩영역을 형성시킴과 아울러 예컨대, 라인 a1,a3 사이 또는 라인 b1,b3 사이 또는 c1,a2 등에서 에너지 밀도가 낮은 불균일 결정화영역 y를 생성시킨다.
이러한 레이저빔의 스캔과정을 통해, 아모르포스 실리콘층(300)이 폴리 실리콘층(10)으로 모두 결정화되면, 계속해서, 폴리 실리콘층(10)의 일부 영역에는 일정 피치로 이격된 액티브 패턴들이 형성된다.
이때, 액티브 패턴들의 이격피치 Z′는 상술한 ＜수학식 6＞의 연산에 의해 산출되어, 예컨대, 레이저빔의 스캔피치 Z 값에 해당하는 150㎛의 정수배, 예컨대, 1배에 해당하는 150㎛의 값을 유지한다.
본 발명에서는 예컨대, 20㎛의 폭 W를 유지하는 초기 액티브 패턴 A를 균일 결정화영역 G에 배치한 상태에서, 다음 차례의 액티브 패턴 B를 액티브 패턴 A와 150㎛의 이격피치 Z′가 유지되도록 형성한다. 또한, 다음 차례의 액티브 패턴 C를 액티브 패턴 B와 150㎛의 이격피치 Z′가 유지되도록 형성한다.
이후, 형성되는 모든 액티브 패턴들, 예컨대, 액티브 패턴 "D, E, F, G‥‥"에 이러한 이격피치 150㎛를 규칙적으로 적용하여 도 7에 도시된 바와 같은 배열을 완성한다. 물론, 이때, 형성되는 모든 액티브 패턴들은 액티브 패턴 A와 동일하게 그 폭을 20㎛로 유지한다.
이러한 본 발명이 달성되면, 각 액티브 패턴들은 모두 폴리 실리콘층의 불균일 결정화영역을 회피하여 오로지 균일 결정화영역에만 배치되게 되며, 결국, 자신에게 주어진 기능을 지속적으로 유지할 수 있다.
이를 확증하기 위하여, 본 발명의 실시에 따른 각 액티브 패턴들이 균일 결정화영역 G에 배치된 상황을 개별적으로 살펴보면 다음과 같다.
이하의 설명에서, 편의상, 액티브 패턴들의 각 위치는 해당 액티브 패턴의 중앙을 기준으로 한다. 예컨대, 도면에 도시된 바와 같이, 맨 처음 형성되는 액티브 패턴 A가 상술한 바와 같이, 20㎛의 폭 W를 유지하면서, 좌측 엣지를 시발점으로 80㎛~100㎛의 영역에 위치하는 경우, 본 설명에서는 액티브 패턴 A의 위치를 90㎛로 명명할 것이다.
도면에 도시된 바와 같이, 먼저, 다음 차례의 액티브 패턴 B는 액티브 패턴 A가 형성된 위치, 예컨대, 90㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 240㎛에 위치한다. 물론, 상술한 바와 같이, 액티브 패턴 A와 액티브 패턴 B 사이의 이격피치 150㎛는 액티브 패턴 형성 이전에 진행된 레이저빔의 스캔피치 150㎛와 1배의 정수배 관계에 있는 것은 자명하다.
이때, 액티브 패턴 B는 240㎛에 위치되고, 그것과 인접한 불균일 결정화영역 y는 각각 150㎛~180㎛와 300㎛~330㎛에 위치되기 때문에, 액티브 패턴 B는 균일 결정화영역 G에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
또한, 다음 차례의 액티브 패턴 C는 액티브 패턴 B가 형성된 위치, 예컨대, 240㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 390㎛에 위치한다. 이때, 액티브 패턴 C와 인접한 불균일 결정화영역 y는 각각 300㎛~330㎛와 450㎛~480㎛에 위치되기 때문에, 액티브 패턴 C는 균일 결정화영역 G에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
또한, 다음 차례의 액티브 패턴 D는 액티브 패턴 C가 형성된 위치, 예컨대, 390㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 540㎛에 위치한다. 이때, 액티브 패턴 D와 인접한 불균일 결정화영역 y는 각각 450㎛~480㎛와 600㎛~630㎛에 위치되기 때문에, 액티브 패턴 D는 균일 결정화영역 G에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
또한, 다음 차례의 액티브 패턴 E는 액티브 패턴 D가 형성된 위치, 예컨대, 540㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 690㎛에 위치한다. 이때, 액티브 패턴 E와 인접한 불균일 결정화영역 y는 각각 600㎛~630㎛와 750㎛~780㎛에 위치되기 때문에, 액티브 패턴 E는 균일 결정화영역 G에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
또한, 다음 차례의 액티브 패턴 F는 액티브 패턴 E가 형성된 위치, 예컨대, 690㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 840㎛에 위치한다. 이때, 액티브 패턴 F와 인접한 불균일 결정화영역 y는 각각 750㎛~780㎛와 900㎛~930㎛에 위치되기 때문에, 액티브 패턴 F는 균일 결정화영역 G에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
또한, 다음 차례의 액티브 패턴 G는 액티브 패턴 E가 형성된 위치, 예컨대, 840㎛에서 150㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 990㎛에 위치한다. 이때, 액티브 패턴 G와 인접한 불균일 결정화영역 y는 각각 900㎛~930㎛와 1050㎛~1080㎛에 위치되기 때문에, 액티브 패턴 G는 균일 결정화영역에 위치하게 되고, 결국, 자신에게 주어진 기능을 원활히 수행할 수 있게 된다.
이상의 설명에서와 같이, 본 발명에서는 각 액티브 패턴들(A,B‥‥G‥‥)의 이격피치 Z′가 먼저 진행된 레이저빔의 스캔피치 Z를 근거로 산출되도록 함으로써, 각 액티브 패턴들이 불균일 결정화영역 y에 위치하는 것을 미리 방지할 수 있다.
한편, 본 발명의 실시예를 좀더 확증하기 위하여, 도 8에 도시된 바와 같이, 각 액티브 패턴들의 이격피치 Z′가 레이저빔의 스캔피치 Z와 무관하게 형성되는 경우를 설명한다. 물론, 이 경우, 각 액티브 패턴들 중의 일부는 본 발명의 실시에 따른 액티브 패턴들과 달리, 불균일 결정화영역 y에 위치하게 된다.
먼저, 액티브 패턴 B´는 액티브 패턴 A´가 형성된 위치, 예컨대, 90㎛에서 160㎛의 이격피치 Z′를 두고 형성되어 좌측 엣지를 시발점으로 250㎛에 위치한다. 물론, 액티브 패턴 A´와 액티브 패턴 B´ 사이의 이격피치 160㎛는 액티브 패턴 형성 이전에 진행된 레이저빔의 스캔피치, 예컨대, 150㎛와 ＜수학식 6＞의 관계에 있지 않은 것은 자명하다.
이때, 액티브 패턴 B´는 250㎛에 위치되고, 그것과 인접한 불균일 결정화영역 y는 각각 150㎛~180㎛와 300㎛~330㎛에 위치되기 때문에, 액티브 패턴 B´는 균일 결정화영역 G에 위치하게 된다. 하지만, 상술한 도 7의 실시예와 달리, 액티브 패턴 B´는 불균일 결정화영역 300㎛~330㎛에 50㎛ 정도의 차이로 근접하는 경향을 갖는다.
또한, 액티브 패턴 C´는 액티브 패턴 B´가 형성된 위치, 예컨대, 250㎛에서 160㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 410㎛에 위치한다. 이때, 액티브 패턴 C´와 인접한 불균일 결정화영역 y는 각각 300㎛~330㎛와 450㎛~480㎛에 위치되기 때문에, 액티브 패턴 C´는 균일 결정화영역 G에 위치하게 된다. 하지만, 액티브 패턴 C´는 상술한 액티브 패턴 B´보다 불균일 결정화영역 450㎛~480㎛에 40㎛ 정도의 차이로 좀더 근접하는 경향을 갖는다.
또한, 액티브 패턴 D´는 액티브 패턴 C´가 형성된 위치, 예컨대, 410㎛에서 160㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 570㎛에 위치한다. 이때, 액티브 패턴 D´와 인접한 불균일 결정화영역 y는 각각 450㎛~480㎛와 600㎛~630㎛에 위치되기 때문에, 액티브 패턴 D´는 균일 결정화영역 G에 위치하게 된다. 하지만, 액티브 패턴 D´는 상술한 액티브 패턴 C´보다 불균일 결정화영역 600㎛~630㎛에 30㎛ 정도의 차이로 좀더 근접하는 경향을 갖는다.
또한, 액티브 패턴 E´는 액티브 패턴 D´가 형성된 위치, 예컨대, 570㎛에서 160㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 730㎛에 위치한다. 이때, 액티브 패턴 E´와 인접한 불균일 결정화영역 y는 각각 600㎛~630㎛와 750㎛~780㎛에 위치되기 때문에, 액티브 패턴 E´는 균일 결정화영역 G에 위치하게 된다. 하지만, 액티브 패턴 E´는 상술한 액티브 패턴 D´보다 불균일 결정화영역 750㎛~780㎛에 20㎛ 정도의 차이로 좀더 근접하는 경향을 갖는다.
또한, 액티브 패턴 F´는 액티브 패턴 E´가 형성된 위치, 예컨대, 730㎛에서 160㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 890㎛에 위치한다. 이때, 액티브 패턴 F´와 인접한 불균일 결정화영역 y는 각각 750㎛~780㎛와 900㎛~930㎛에 위치되기 때문에, 액티브 패턴 F´는 균일 결정화영역 G에 위치하게 된다. 하지만, 액티브 패턴 F´는 상술한 액티브 패턴 E´보다 불균일 결정화영역 900㎛~930㎛에 10㎛ 정도의 차이로 좀더 근접하는 경향을 갖는다.
이와 같이, 액티브 패턴 A´내지 F´는 불균일 결정화영역 y에 점차적으로 접근하는 문제점을 유발하기는 하지만 정확히 불균일 결정화영역 y에 위치하지는 않는다.
그러나, 액티브 패턴 G´의 경우는 결국, 불균일 결정화영역에 위치하는 문제점을 유발한다.
도 8에 도시된 바와 같이, 액티브 패턴 G´는 액티브 패턴 F´가 형성된 위치, 예컨대, 890㎛에서 160㎛의 이격피치를 두고 형성되어 좌측 엣지를 시발점으로 1050㎛에 위치한다. 그런데, 이때, 액티브 패턴 G´와 인접한 불균일 결정화영역 y는 각각 900㎛~930㎛와 1050㎛~1080㎛에 위치하고 있고, 액티브 패턴 G´는 상술한 바와 같이, 기판의 좌측 엣지를 시발점으로 1050㎛에 위치하고 있기 때문에, 결국, 액티브 패턴 G´는 이러한 불균일 결정화영역 y 중의 어느 하나, 예컨대, 1050㎛~1080㎛에 위치하게 된다.
이와 같이, 액티브 패턴 G´가 폴리 실리콘층의 전체 영역 중 불균일 결정화영역 y에 위치하게 되면, 해당 액티브 패턴인 액티브 패턴 G´는 자신에게 주어진 기능을 원활히 수행할 수 없는 문제점을 유발한다.
요컨대, 각 액티브 패턴들의 이격피치 Z′가 레이저빔의 스캔피치 Z와 ＜수학식 6＞의 관계에 놓여 있지 않으면, 각 액티브 패턴들의 일부는 반드시 폴리 실리콘층(10)의 불균일 결정화영역 y에 위치하게 되는 것이다.
이에 비하여, 본 발명에서는 각 액티브 패턴들의 이격피치 Z′가 레이저빔 스캔피치 Z와 ＜수학식 6＞의 관계에 놓이도록 하여, 각 액티브 패턴들이 불균일 결정화영역에 위치하지 못하도록 함으로써, 각 액티브 패턴들이 본래 주어진 기능을 양호하게 수행할 수 있도록 한다.
이때, 본 발명에서는 폴리 실리콘층(10)의 균일 결정화영역 G를 최소한 각 액티브 패턴들의 폭 W 보다 크게 형성시켜, 후술하는 ＜수학식 7＞의 관계가 이루어지도록 한다.
(여기서,은 액티브 패턴들의 폭,는 균일 결정화영역)
이는, 만약, 최종 완성되는 폴리 실리콘층(10)의 균일 결정화영역 G가 각 액티브 패턴들의 폭 보다 적게 형성되는 경우, 레이저빔의 스캔피치 Z 또는 액티브 패턴들의 이격피치 Z′와 무관하게 각 액티브 패턴들은 폴리 실리콘층(10)의 불균일 결정화영역 y에 위치할 수밖에 없기 때문이다. 이를 방지하기 위하여, 본 발명에서는 레이저빔을 일정 피치로 스캔할 때, 폴리 실리콘층(10)의 균일 결정화영역 G가 항상 추후에 형성되는 액티브 패턴들의 폭 W 보다 크게 형성되도록 한다.
이때, 균일 결정화영역 G는 레이저빔의 스캔피치 Z 및 불균일 결정화영역 y와 후술하는 ＜수학식 8＞의 관계를 이루고, 레이저빔의 스캔피치는 상술한 ＜수학식 6＞을 근거로 하여, 액티브 패턴들의 이격피치와 후술하는 ＜수학식 9＞의 관계를 이루기 때문에, 결국, ＜수학식 8＞, ＜수학식 9＞를 참조하여, ＜수학식 7＞을 정리하면, 액티브 패턴들의 폭은 액티브 패턴들의 이격피치와 후술하는 ＜수학식 10＞의 관계를 이룬다.
생산라인에서는 본 발명이 적용되어 각 액티브 패턴들이 설계될 때, 이러한 ＜수학식 10＞의 관계가 항상 유지되도록 하여, 각 액티브 패턴들이 항상 균일 결정화영역 G에 위치할 수 있도록 한다. 이때, 물론, n은 상술한 ＜수학식 6＞에 제시되어 있는 n과 동일한 값이기 때문에, 항상 1 이상의 정수 값을 유지하여야 한다.
한편, 본 발명의 액티브 패턴들은 하나 하나 떨어져 배치되지 않고, 도 9에 도시된 바와 같이, 하나 이상이 서로 그룹을 이루어 배치될 수도 있다. 이 경우, 액티브 패턴들은 각 그룹별로 일정 크기의 폭 W를 이룬다.
이와 같이, 각 액티브 패턴들이 그룹을 이루어 형성될 때, 생산라인에서는 각 액티브 패턴들의 그룹 폭 W가 상술한 ＜수학식 7＞, ＜수학식 10＞의 관계를 항상 유지할 수 있도록 한다.
물론, 이러한 본 발명의 다른 실시예가 적용되는 경우에도, 액티브 패턴들의 각 그룹별 이격피치 Z′는 상술한 바와 같이, 레이저빔의 스캔피치 Z를 근거로하여 적정 값으로 조절된다. 이에 따라, 액티브 패턴들의 각 그룹별 이격피치는 레이저빔의 스캔피치와 상술한 ＜수학식 6＞의 관계를 이룬다.
이러한 ＜수학식 6＞이 성립하는 경우, n에는 예컨대, 1이상의 정수가 대입되고, 액티브 패턴들의 각 그룹별 이격피치 Z′는 레이저빔의 스캔피치 Z와 일례로, "Z, 2Z,3Z, 4Z‥‥"의 정수배를 이루게 되며, 결국, 액티브 패턴들의 각 그룹별 이격피치 Z′는 상술한 레이저빔의 스캔피치 Z를 근거로하여 적정 값으로 조절된다.
이때, 그룹을 이루는 각 액티브 패턴들이 예컨대, 소오스 드라이브 회로영역 A에 형성되면, 각 액티브 패턴들은 소오스 드라이브 회로용 액티브 패턴들로 작용할 것이고, 각 액티브 패턴들이 예컨대, 화소영역 C에 형성되면, 각 액티브 패턴들은 화소용 액티브 패턴들로 작용할 것이다.
이러한 본 발명의 실시가 모두 완료되면, 도 10에 도시된 바와 같이, 폴리 실리콘층(10)의 액티브 패턴(11) 및 액티브 패턴(11´)은 레이저빔의 스캔피치 Z와 정수배 관계에 있는 이격피치 Z′를 유지한다.
이때, 물론, 액티브 패턴들(11,11´)의 폭 W가 상술한 바와 같이, 레이저빔의 균일 결정화영역 G보다 적은 크기를 유지해야 하는 것은 자명하다.
여기서, 액티브 패턴들(11,11´)의 양 측부에는 한 쌍의 고농도 도핑영역들(12) 및 저농도 도핑영역들(13)이 형성될 수도 있는데, 이러한 고농도 도핑영역들(12) 및 저농도 도핑영역들(13)은 액티브 패턴들(11,11´)을 이동하는 캐리어들에 의해 야기될 수 있는 다양한 문제점들, 예컨대, '핫 캐리어 효과(Hot carrier effect)' 등을 억제시키는 역할을 수행한다.
한편, 상술한 액티브 패턴들(11,11´)의 형성공정이 모두 완료되면, 박막트랜지스터를 이루는 다른 추가 구성요소들 예컨대, 게이트 전극, 소오스/드레인 전극, 화소전극 등을 형성하기 위한 공정이 연이어 진행된다.
먼저, 액티브 패턴들(11,11´)이 커버되도록 폴리 실리콘층(10)의 상부에, 예컨대, SiO2를 증착하여 게이트 절연막(2)을 형성한다(단계 S6). 이러한 게이트 절연막(2)은 예컨대, PECVD법에 의해 형성된다.
계속해서, 게이트 절연막(2)상에, 예컨대, Al-Nd와, Mo을 순차적으로 증착한다. 이러한 Al-Nd, Mo 등은 예컨대, 스퍼터링 증착법에 의해 증착된다. 이어서, 마스크를 이용한 사진식각공정을 진행하여, 형성된 Al-Nd, Mo 등을 정교하게 식각함으로써, 예컨대, "Al-Nd/Mo"의 적층구조를 갖으면서, 액티브 패턴들의 형성위치에 대응되는 게이트 전극(3)을 형성한다(단계 S6). 물론, 이러한 게이트 전극(3)은 Al, Ta, W, Cr 등과 같은 금속을 이용하여 단일층 구조로 형성될 수도 있다.
이어서, 게이트 전극(3)을 포함하는 게이트 절연막(2)의 상부에 예컨대, SiNX를 증착하여 층간 절연막(6)을 형성한다(단계 S7). 이러한 층간 절연막(6)은 예컨대, PECVD법에 의해 형성된다.
그다음에, 마스크를 이용한 사진식각공정을 진행하여, 층간 절연막(6)과 게이트 절연막(2)의 일부를 동시에 패터닝함으로써, 예컨대, 폴리 실리콘층(10)의 고농도 도핑영역(12)이 콘택홀을 통해 오픈되어 외부로 노출되도록 한다(단계 S7).
계속해서, 콘택홀이 채워지도록 층간 절연막상(6)에 예컨대, Cr/Al 이중막으로 이루어진 금속층을 예컨대, 스퍼터링 증착법에 의해 증착한 후, 마스크를 이용한 사진식각 공정을 진행하여, 증착된 금속층을 패터닝함으로써, 폴리 실리콘층(10)과 전기적으로 접촉됨과 아울러, 층간 절연막(6)의 상부로 노출된 구조의 소오스/드레인 전극(4,5)을 각각 형성한다(단계 S8).
이어서, 소오스/드레인 전극(4,5)을 포함하는 층간 절연막(6)의 상부에 예컨대, SiNX를 증착하여 층간 절연막(7)을 형성한다(단계 S8). 이러한 층간 절연막(7)은 예컨대, PECVD법에 의해 형성된다.
그다음에, 마스크를 이용한 사진식각공정을 진행하여, 층간 절연막(7)의 일부를 패터닝함으로써, 예컨대, 드레인 전극(5)이 콘택홀을 통해 오픈되어 외부로 노출되도록 한다.
계속해서, 콘택홀이 채워지도록 층간 절연막(7)상에 예컨대, ITO(Indium Tin Oxide)층을 예컨대, PECVD 증착법에 의해 증착한 후, 마스크를 이용한 사진식각 공정을 진행하여, 증착된 ITO층을 패터닝함으로써, 드레인 전극(5)과 전기적으로 접촉됨과 아울러, 층간 절연막(7)의 상부로 노출된 구조의 화소전극(8)을 형성한다(단계 S9).
이러한 공정이 모두 완료되면, 본 발명에서 얻고자 하는 박막트랜지스터가 제조 완료된다.
이와 같이, 본 발명에서는 액티브패턴들의 이격피치가 레이저빔 스캔피치와 상술한 ＜수학식 6＞의 관계를 유지하도록 하여, 각 액티브 패턴들이 불균일 결정화영역에 위치하지 못하도록 함으로써, 각 액티브 패턴들이 자신에게 부여된 본래의 기능을 양호하게 수행할 수 있도록 한다.
이러한 본 발명은 생산라인에서 제조되는 전 품종의 박막트랜지스터에서 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터에서는 레이저빔을 일정 스캔피치로 스캔하여 아모르포스 실리콘층을 폴리 실리콘층으로 결정화한 후, 폴리 실리콘층의 일부에 일정 이격피치로 이격된 액티브 패턴들을 형성시킬 때, 액티브 패턴들의 이격피치가 레이저빔의 스캔피치를 근거로 하여 조절되도록 한다.
이를 위하여, 본 발명에서는 액티브 패턴들의 이격피치가 레이저빔의 스캔피치와 예컨대,(여기서, Z′는 액티브 패턴들의 이격피치, Z는 레이저빔의 스캔피치, n은 정수)의 관계식을 이루도록 한다. 이 경우, 액티브 패턴들의 이격피치는 레이저빔의 스캔피치와 정수배를 이루게 된다.
이러한 본 발명이 실시되면, 각 액티브 패턴들은 결정화가 안정적으로 이루어진 폴리 실리콘 영역에만 형성되게 되며, 결국, 본 발명을 채용한 박막트랜지스터는 우수한 기능을 정상적으로 유지할 수 있다.

Claims (13)

  1. 결정화된 폴리 실리콘층의 불균일 결정화영역과 균일 결정화영역이 규칙적인 간격으로 교번되어 배치될 수 있도록 레이저빔의 스캔피치를 산출하는 단계와;
    상기 스캔피치에 따라 상기 레이저빔을 스캔하여, 아모르포스 실리콘층을 상기 폴리 실리콘층으로 결정화하는 단계와;
    상기 레이저 빔의 스캔피치로부터 액티브 패턴들의 이격피치를 산출하는 단계와;
    상기 이격피치에 따라 상기 폴리 실리콘층의 소정 부위에 상기 액티브 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 레이저빔의 스캔피치는 하기식에 의해 산출되는 것을 특징으로 하는 박막트랜지스터 제조방법.
    (여기서, Z는 상기 레이저빔의 스캔피치, X는 상기 레이저빔의 폭, y는 상기 불균일 결정화영역의 폭, n은 정수)
  3. 제 2 항에 있어서, 상기 X는 상기 Z 보다 더 큰 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제 2 항에 있어서, 상기 각각의 Z 내에서 상기 균일 결정화영역이 점유하는 몫은 하기식에 의해 결정되는 것을 특징으로 하는 박막트랜지스터 제조방법.
    (여기서, Qg는 상기 균일 결정화영역의 점유 몫, Z는 상기 레이저빔의 스캔피치,는 상기 불균일 결정화영역의 폭)
  5. 제 4 항에 있어서, 상기 Z는 상기 y 보다 더 큰 것을 특징으로 하는 박막트랜지스터 제조방법.
  6. 제 1 항에 있어서, 상기 액티브 패턴들의 이격피치는 하기식에 의해 산출되는 것을 특징으로 하는 박막트랜지스터 제조방법.
    (여기서, Z′는 상기 액티브 패턴들의 이격피치, Z는 상기 레이저빔의 스캔피치, n은 정수)
  7. 제 6 항에 있어서, 상기 액티브 패턴들의 폭은 상기 균일 결정화영역에 대해 하기식이 성립하는 것을 특징으로 하는 박막트랜지스터 제조방법.
    (여기서, W는 상기 액티브 패턴들의 폭, G는 상기 균일 결정화영역의 폭)
  8. 제 7 항에 있어서, 상기 액티브 패턴들의 폭은 상기 액티브 패턴들의 이격피치에 대해 하기식이 성립하는 것을 특징으로 하는 박막트랜지스터 제조방법.
    (여기서, W는 상기 액티브 패턴들의 폭, Z′는 상기 액티브 패턴들의 이격피치, y는 상기 불균일 결정화영역의 폭, n은 정수)
  9. 제 1 항에 있어서, 상기 레이저빔은 각 스캔피치마다 서로 중첩되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제 1 항에 있어서, 상기 액티브 패턴들은 하나 이상이 서로 그룹을 이루어 배치되며, 상기 각 그룹이 상기 이격피치에 따라 이격되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  11. 하기식으로부터 얻어진 스캔피치에 따라 레이저빔이 스캔되어, 불균일 결정화영역과 균일 결정화영역이 규칙적인 간격으로 교번하여 배치된 것을 특징으로 하는 박막트랜지스터 제조용 기판.
    (여기서, Z는 상기 레이저빔의 스캔피치, X는 상기 레이저빔의 전체 폭, y는 상기 불균일 결정화영역의 폭, n은 정수)
  12. 액티브 패턴들의 이격피치가, 먼저 진행된 결정화 단계의 레이저빔 스캔피치와 하기의 관계식을 이루는 것을 특징으로 하는 박막트랜지스터.
    (여기서, Z′는 상기 액티브 패턴들의 이격피치, Z는 상기 레이저빔의 스캔피치, n은 정수)
  13. 제 12 항에 있어서, 상기 액티브 패턴들은 하나 이상이 서로 그룹을 이루어 배치되며, 상기 각 그룹이 상기 이격피치에 따라 이격되는 것을 특징으로 하는 박막트랜지스터.
KR1019990000734A 1998-10-20 1999-01-13 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터 KR100319206B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990000734A KR100319206B1 (ko) 1998-10-20 1999-01-13 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터
US09/421,477 US6265290B1 (en) 1998-10-20 1999-10-20 Method for fabricating a thin film transistor and a substrate and thin film transistor manufactured using the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR19980043971 1998-10-20
KR1019980043971 1998-10-20
KR1019990000734A KR100319206B1 (ko) 1998-10-20 1999-01-13 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터

Publications (2)

Publication Number Publication Date
KR20000028541A true KR20000028541A (ko) 2000-05-25
KR100319206B1 KR100319206B1 (ko) 2002-01-10

Family

ID=26634231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990000734A KR100319206B1 (ko) 1998-10-20 1999-01-13 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터

Country Status (2)

Country Link
US (1) US6265290B1 (ko)
KR (1) KR100319206B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430234B1 (ko) * 2001-08-13 2004-05-04 엘지.필립스 엘시디 주식회사 유기 전계발광 표시장치의 박막 트랜지스터 형성방법
KR20060070345A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 박막 트랜지스터 표시판
US8884295B2 (en) 2011-05-26 2014-11-11 Samsung Display Co., Ltd. Thin film transistor including an active layer pattern, method of manufacturing the same, and organic light emitting display apparatus

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5318308B2 (ja) * 2001-08-16 2013-10-16 ゲットナー・ファンデーション・エルエルシー 半導体基板の生産システム
TWI291729B (en) * 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
EP1329946A3 (en) * 2001-12-11 2005-04-06 Sel Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including a laser crystallization step
US7199397B2 (en) * 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
CN102915916B (zh) * 2011-08-01 2017-03-01 联华电子股份有限公司 半导体装置以及形成半导体装置的方法
JP7085422B2 (ja) * 2018-06-28 2022-06-16 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4438461A (en) * 1981-10-05 1984-03-20 Xerox Corporation Integrated input/output scanner for electronic document processing
US5089862A (en) * 1986-05-12 1992-02-18 Warner Jr Raymond M Monocrystalline three-dimensional integrated circuit
US5028939A (en) * 1988-08-23 1991-07-02 Texas Instruments Incorporated Spatial light modulator system
JPH0773134B2 (ja) * 1991-02-28 1995-08-02 富士ゼロックス株式会社 マルチビーム半導体レーザーアレイ及びマルチビームレーザープリンター
DE539691T1 (de) * 1991-10-31 1993-10-14 Yokogawa Electric Corp Nipkowscheibe für konfokalen optischen Scanner.
JPH072027A (ja) * 1993-06-18 1995-01-06 Maspro Denkoh Corp 車載機器
JP4357006B2 (ja) * 1995-08-03 2009-11-04 東芝モバイルディスプレイ株式会社 多結晶半導体薄膜の形成方法及び薄膜トランジスタの製造方法
JPH101255A (ja) * 1996-06-17 1998-01-06 Tohoku Ricoh Co Ltd 区分け装置
US6160824A (en) * 1998-11-02 2000-12-12 Maxios Laser Corporation Laser-pumped compound waveguide lasers and amplifiers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430234B1 (ko) * 2001-08-13 2004-05-04 엘지.필립스 엘시디 주식회사 유기 전계발광 표시장치의 박막 트랜지스터 형성방법
KR20060070345A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 박막 트랜지스터 표시판
US8884295B2 (en) 2011-05-26 2014-11-11 Samsung Display Co., Ltd. Thin film transistor including an active layer pattern, method of manufacturing the same, and organic light emitting display apparatus

Also Published As

Publication number Publication date
KR100319206B1 (ko) 2002-01-10
US6265290B1 (en) 2001-07-24

Similar Documents

Publication Publication Date Title
KR100379361B1 (ko) 실리콘막의 결정화 방법
US5474945A (en) Method for forming semiconductor device comprising metal oxide
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR100496139B1 (ko) 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법
US7481880B2 (en) Mask and method for crystallizing amorphous silicon
KR100492152B1 (ko) 실리콘 결정화방법
US7011911B2 (en) Mask for polycrystallization and method of manufacturing thin film transistor using polycrystallization mask
US7651900B2 (en) Mask for making polysilicon structure, method of making the same, and method of making thin film transistor using the same
KR100319206B1 (ko) 박막트랜지스터 제조방법과 이에 의해 제조된 기판 및 박막트랜지스터
US7229860B2 (en) Method for manufacturing a thin film transistor using poly silicon
KR100500631B1 (ko) 박막트랜지스터의 제조방법_
US20050112809A1 (en) Method for crystallizing amorphous silicon film
EP1860699A1 (en) Display having thin fim transistors with channel region of varying crystal state
KR100833956B1 (ko) 비정질 실리콘 결정화용 광학 마스크
KR101289066B1 (ko) 결정화방법 및 결정화 마스크 제작방법
KR101026796B1 (ko) 다결정 규소층 및 다결정 규소용 마스크, 그 다결정규소층을 포함하는 표시 장치용 표시판 및 그 제조 방법
US7014708B2 (en) Method of forming a thin film transistor by utilizing a laser crystallization process
KR100496138B1 (ko) 실리콘 결정화방법
KR20050054263A (ko) 다결정용 마스크 및 이를 이용한 규소 결정화 방법
JP3587083B2 (ja) 半導体装置の製造方法
KR100243276B1 (ko) 레이저 어닐링을 이용한 다결정실리콘 박막의 제조방법 및 이를 이용한 박막 트랜지스터의 제조방법
KR100496489B1 (ko) 실리콘 결정화방법
JP2678343C (ko)
KR20050001601A (ko) 다결정 박막트랜지스터의 제조방법
KR20050099806A (ko) 박막트랜지스터 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121214

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20171129

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 18

EXPY Expiration of term