KR20000027923A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
알루미늄 매립을 용이하게 할 수 있는 비아 홀을 균일한 형태로 형성할 수 있는 층간 절연막을 제공한다.
3. 발명의 해결 방법의 요지
HDP 산화막과 이와 식각 선택비가 비슷한 실리콘 리치 산화막을 연속적으로 증착하여 층간 절연막을 형성한다.

Description

반도체 소자의 층간 절연막 형성 방법
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 고밀도 플라즈마(High Density Plasma : 이하 HDP라 함) 산화막과 실리콘 리치 산화막을 연속적으로 형성하여 층간 절연막을 형성하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 금속 배선간의 거리가 좁아지게 되어 기존의 산화막으로는 금속 배선간을 충분히 절연시킬 수 없다. 따라서, 갭필(gap fill) 특성이 우수한 HDP 산화막을 절연막으로 사용하게 되었다. 그런데, HDP 산화막을 사용하여 공정을 진행할 경우 공정 속도가 느리기 때문에 일반적으로 수율(through put) 개선을 위하여 캐핑 산화막(capping oxide)을 연속 증착하여 이용하고 있다.
도 1은 종래의 HDP 산화막으로 층간 절연막을 형성하고 건식 식각으로 비아 홀을 형성한 상태의 단면도이다. 선택된 영역에 금속 배선(12)이 형성된 반도체 기판(11) 상부에 층간 절연막으로서 HDP 산화막(13)을 형성한다. HDP 산화막(13) 상부의 선택된 영역에 감광막 패턴(14)을 형성한 후 건식 식각 공정을 실시하여 텅스텐 플러그가 매립될 비아 홀(15)을 형성한다.
이와 같이 비아 홀(15)이 건식 식각 공정을 통해 형성되기 때문에 캐핑 산화막의 종류에 관계없이 식각 후의 비아 모양은 일정하게 된다. 하지만, 비아 홀(15)을 텅스텐으로 매립할 경우에는 알루미늄을 매립하는 경우에 비해 비아 저항이 두배정도 높게 나타나 RC 지연 시간을 떨어뜨리게 되어 소자의 동작 속도를 저하시키는 문제점을 가지고 있다.
따라서, 알루미늄을 이용하여 비아 홀을 매립하는 것이 비아 저항 감소 측면과 공정 단순화 측면에서 월등히 우수하다. 하지만 건식 식각을 통해 형성된 비아 홀은 알루미늄의 매립 특성이 떨어지기 때문에 도 2에 도시된 바와 같이 습식 식각 공정과 건식 식각 공정을 병행하여 비아 홀을 형성한다. 이 경우 HDP 산화막만으로 금속 층간 절연막을 형성할 경우보다 캐핑 산화막을 사용하는 것이 수율 개선에 크게 기여하기 때문에 일반적으로 캐핑 산화막을 사용하고 있다.
도 3은 캐핑 산화막으로 PE-USG막(34)을 사용하고 습식 식각 공정으로 비아 홀을 형성한 상태의 단면도이다. 습식 식각시 물질에 따라 그 식각 속도가 다르기 때문에 비아 홀(36)은 각각 다른 형태를 나타내게 된다. PE-USG막(34)의 경우 HDP 산화막(33)보다 식각 속도가 훨씬 빠르기 때문에 비아 홀(36) 상부의 식각되는 영역이 넓어지게 된다. 따라서 비아 홀(36)이 조밀하게 모여지는 부분에서는 식각 영역을 선택하는 감광막 패턴(35)이 떨어져 나가는 문제점을 가지고 있다.
따라서, 본 발명은 알루미늄 매립을 용이하게 할 수 있는 비아 홀을 균일한 형태로 형성할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 선택된 영역에 금속 배선이 형성된 반도체 기판 상부에 고밀도 플라즈마 산화막과 실리콘 리치 산화막을 연속 증착하여 층간 절연막을 형성하는 것을 특징으로 한다.
도 1은 종래의 HDP 산화막으로 층간 절연막을 형성하고 건식 식각 공정으로 비아 홀을 형성한 상태의 단면도.
도 2는 종래의 HDP 산화막으로 층간 절연막을 형성하고 습식 및 건식 식각 공정으로 비아 홀을 형성한 상태의 단면도.
도 3은 종래의 HDP 산화막과 PE-USG막으로 층간 절연막을 형성하고 건식 식각 공정으로 비아 홀을 형성한 상태의 단면도.
도 4는 본 발명에 따라 형성된 층간 절연막에 비아 홀을 형성한 경우의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21, 31, 41 : 반도체 기판 12, 22, 32, 42 : 금속 배선
13, 23, 33, 43 : HDP 산화막 14, 24, 35, 45 : 감광막 패턴
15, 25, 36, 46 : 비아 홀 34 : PE-USG막
44 : 실리콘 리치 산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따라 형성된 층간 절연막에 비아 홀을 형성한 상태의 단면도이다.
선택된 영역에 금속 배선(42)이 형성된 반도체 기판(41) 상부에 층간 절연막으로 HDP 산화막(43) 및 실리콘 리치 산화막(44)을 형성한다. 실리콘 리치 산화막(44) 상부의 선택된 영역에 감광막 패턴(45)을 형성한다. 감광막 패턴(45)를 마스크로 습식 및 건식 식각 공정을 연속적으로 실시하여 금속 배선(42)을 노출시키는 비아 홀(46)을 형성한다. 이때, 실리콘 리치 산화막(44)은 [표 1]에서와 같이 HDP 산화막(43)과 식각 선택비가 비슷하기 때문에 와인 글래스(wine-glass) 형태의 비아 홀이 형성된다.
[표 1]에 HDP 산화막과 종래에 캐핑 산화막으로 사용되는 PE-USG막 및 본 발명에서 캐핑 산화막으로 사용되는 실리콘 리치 산화막의 9:1 BOE 용액에서의 식각 속도를 나타내었다.
9:1 BOE 용액에서의 식각 속도
HDP 산화막 2800Å/min
PE-USG막 5000Å/min
실리콘 리치 산화막 2500Å/min
상술한 바와 같이 본 발명에 의하면 HDP 산화막과 캐핑 산화막으로 층간 절연막을 형성할 때 캐핑 산화막으로 HDP 산화막과 식각 선택비가 비슷한 실리콘 리치 산화막을 형성하므로써 비아 홀의 밀집도가 증가하는 경우에도 상부 감광막 패턴이 습식 식각에 의해 떨어져서 발생되는 결함을 방지할 수 있으며, 캐핑 산화막으로 PE-USG막을 사용하는 경우보다 습식 식각된 영역이 깊어져서 알루미늄 매립시 종횡비(aspect ratio)가 낮아지게 되어 매립을 용이하게 한다.

Claims (1)

  1. 선택된 영역에 금속 배선이 형성된 반도체 기판 상부에 고밀도 플라즈마 산화막과 실리콘 리치 산화막을 연속 증착하여 층간 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
KR1019980045968A 1998-10-29 1998-10-29 반도체 소자의 층간 절연막 형성 방법 KR20000027923A (ko)

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