KR20000027685A - 비대칭 저도핑 드레인 구조를 갖는 엔-모스펫 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 n형 MOSFET 및 그 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극, 게이트 전극의 일단과 타단에 각각 이웃하는 소오스 및 드레인, 게이트 전극과 소오스를 연결시키며 소오스보다 이온농도가 낮은 비소(As) 도핑영역 및 게이트 전극과 드레인을 연결시키며 드레인보다 이온농도가 낮은 인(P) 도핑영역을 포함하는 저도핑 드레인 구조를 갖는 n형 MOSFET 및 그 제조 방법을 제공한다. 핫 캐리어 효과 및 소자의 안정성에서 As 보다 유리한 P를 이온주입하여 드레인 쪽의 LDD를 형성하고, 핫 캐리어 효과와 관련이 없고 결함과 관련된 누설전류 또한 문제되지 않는 소오스 쪽 LDD는 확산계수가 P 보다 작은 As를 P 보다 고농도로 주입하여 형성함으로써 이온을 증가시킨다. 이에 의해, 핫 캐리어 효과를 억제하면서도 이온을 증가시키며 단채널 효과를 억제할 수 있다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 고집적 반도체 소자의 n형 MOSFET(metal oxide semiconductor device)에 관한 것이다.
대용량의 VLSI 소자를 제조하기 위해서는 그 구성 소자의 크기를 줄이는 것이 필요하며, 이에 따라 MOSFET의 채널 길이 역시 줄어들고 있다. 채널 길이가 줄어들수록 드레인 쪽 공핍층에서 전기장이 강해지고, 에밸런치 항복(avalanche break down)에 의해 고에너지의 캐리어 양공과 전자(hot carrier)가 발생한다. 핫 캐리어는 소자의 신뢰성(reliability)을 감소시켜 소자 수명을 단축하는 요인이 되므로, 가능한한 이를 억제하여야 한다.
이와 같이, 1 ㎛ 이하의 단채널 길이를 갖는 MOSFET에서 발생하는 핫 캐리어 효과(hot carrier effect)는 드레인 쪽 공핍층에서의 최대 전기장 세기에 비례하는데, 그 세기는 드레인 쪽의 도핑 농도가 낮을수록 줄어든다. 따라서, 핫 캐리어 효과를 방지하기 위하여 드레인 쪽의 도핑농도를 낮추는 저도핑 드레인(lightly doped drain, 이하 LDD라 함) 구조의 MOSFET을 제조한다.
LDD의 도핑농도를 낮추면 핫 캐리어 효과에 따른 문제점은 상당히 개선되지만, 반면에 LDD 영역에서 저항이 증가하고 이온이 감소하는 문제가 발생한다. 그러므로, 적절한 이온의 양을 유지하면서 핫 캐리어 효과를 방지할 수 있는 LDD 구조의 MOSFET을 제조하는 것이 필요하다.
한편, n형 MOSFET에서는 LDD를 형성하기 위하여 P 또는 As 등의 이온을 주입한다. P를 주입하는 경우 핫 캐리어 효과는 상당히 억제할 수 있지만 LDD 영역에서 저항이 증가하고 이온이 감소하며, 접합(junction)이 깊어져 단채널 효과(short channel effect)가 증가하는 문제가 있다. As는 P 보다 확산계수가 작으므로 같은 조건에서 P 보다 얕은 접합을 구성한다. 따라서, As를 주입하는 경우는 접합의 깊이가 얕아서 단채널 효과는 감소시킬 수 있으나 얕아진 접합 깊이 만큼 전기장의 세기가 강해져 핫 캐리어 효과가 증가하고, As 이온주입에 의한 결함(defect)의 발생으로 소자가 약해지고 누설전류가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 핫 캐리어 효과 및 단채널 효과를 억제할 수 있으며, 누설전류를 감소시킬 수 있는 비대칭 LDD 구조의 n-MOSFET 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 n-MOSFET 제조 공정 단면도,
도2 내지 도4는 본 발명에 따라 형성된 n-MOSFET 문턱전압감소 억제 효과를 설명하기 위한 설명도.
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11: 게이트 절연막
12: 게이트 전극 13, 15: 감광막 패턴
14: As 도핑 영역 16: P 도핑 영역
17: 스페이서
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 전극의 일단과 타단에 각각 이웃하는 소오스 및 드레인; 상기 게이트 전극과 상기 소오스를 연결시키며 상기 소오스보다 이온농도가 낮은 비소(As) 도핑영역; 및 상기 게이트 전극과 상기 드레인을 연결시키며 상기 드레인보다 이온농도가 낮은 인(P) 도핑영역을 포함하는 저도핑 드레인 구조를 갖는 n형 MOSFET을 제공한다.
본 발명은 핫 캐리어 효과 및 소자의 안정성에 As 보다 유리한 P를 이온주입하여 드레인 쪽의 LDD를 형성하고, 핫 캐리어 효과와 관련이 없고 웰과 같은 바이어스 상태에 묶여있어 결함과 관련된 누설전류 또한 문제되지 않는 소오스 쪽 LDD는 고농도의 As를 이온주입하여 형성하는데 그 특징이 있다.
이하, 첨부된 도면 도1a 내지 도1c를 참조하여 본 발명의 일실시예에 따른, 비대칭 저도핑 드레인을 갖는 n-MOSFET 제조 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 게이트 절연막(11)및 게이트 전극(12)을 형성하고, 소오스 영역의 LDD를 형성하기 위하여 소오스 영역을 노출시키는 제1 감광막 패턴(13)을 형성한 다음, 소오스 영역 쪽에 As를 이온주입하여 As 도핑 영역(14)을 형성한다. 이때, 1E13/㎠ 내지 1E16/㎠ 양의 As를 10 KeV 내지 200 KeV로 이온주입한다.
다음으로, 도1b에 도시한 바와 같이 제1 감광막 패턴(13)을 제거하고, 드레인 영역의 LDD를 형성하기 위하여 드레인 영역을 노출시키는 제2 감광막 패턴(15)을 형성한 다음, 드레인 영역 쪽에 P를 이온주입하여 P 도핑 영역(15)을 형성한다. 이때 주입되는 P의 양은 1E13/㎠ 내지 1E15/㎠이며 전 단계에서 주입된 As 이온의 농도보다는 낮고, 주입에너지는 10 KeV 내지 200 KeV이다.
다음으로, 도1c에 도시한 바와 같이 제2 감광막 패턴(15)을 제거하고, 게이트 전극(12) 측벽에 스페이서(17)를 형성하고, 게이트 전극(12) 및 스페이서(17)를 이온주입 마스크로 P 또는 As를 이온주입하여 고농도의 소오스 드레인 영역(18)을 형성한다.
As는 P 보다 얕은 접합 구조를 이루므로, 이온을 증가시키기 위하여 고농도의 As로 LDD를 형성하여도 문턱전압 감소(VT-roll off)와 같은 단채널 효과를 억제할 수 있다.
도2 내지 도4를 참조하여 본 발명에 따라 문턱전압 감소(VT-roll off)가 억제되는 원리를 설명한다.
도2는 일반적은 MOSFET의 단면도이고, 도3은 도2의 A-A'선을 따른 단면의 에너지 밴드 다이어그램이고, 도4는 채널길이에 따른 문턱전압의 변화를 보이는 그래프이다.
게이트 전극(G)에 바이어스(bias)를 가하면 채널 공핍(channel depletion)(A)이 확장된다. 채널 공핍(A) 영역의 전기장에 의해 전도대(conduction band)(Ec)가 구부러져 전도대(Ec)가 p웰의 페르미 준위(EF)에 접근할 때 전자가 모여들어 채널이 형성된다. 이때, 채널이 형성되기 시작하는 게이트 전압이 문턱전압(VT)이다.
한편, 게이트 전극 아래의 채널 공핍영역(A)에서는 소오스(S)와 드레인(D)의 굴곡에 의해, 도2에 도시한 바와 같이 소오스와 드레인의 공핍이 침투하는 침투영역(B)이 발생한다. 따라서, 순수하게 게이트 전극(G)에 의해 영향을 받는 채널영역(A)은 침투영역(B)의 면적만큼 감소하며, 그 만큼 게이트 전극에 가해지는 전기장에 의해 채널의 공핍이 쉽게 확장된다.
장 채널(long channel)에서는 전체 채널 공핍(A) 영역에서 차지하는 침투영역(B) 면적의 크기가 무시될만 하므로 이런 효과가 거의 나타나지 않지만, 단채널(short channel)로 갈수록 침투영역(B) 면적의 비중이 증가하여, 같은 게이트 바이어스에서 채널쪽으로 공핍이 쉽게 일어나고 그 결과 문턱전압이 감소한다. 이러한 현상을 문턱전압 감소(VTroll-off)라 한다.
이러한 문턱전압의 감소를 억제하려면, 소오스와 드레인 접합 특히 채널과 만나는 LDD 영역을 얕게 만들어 침투영역(B)의 면적을 줄여야 한다. 본 발명은 소오스 쪽의 LDD를 As로 형성하여 소오스 쪽에서 치고 들어가는 침투영역의 면적을 줄이는데 그 특징이 있다. 트랜지스터의 전류를 증가시키기 위해 소오스 쪽 LDD에 주입되는 As의 도우즈를 증가시키더라도, P가 주입된 LDD 보다 얕은 접합을 얻을 수 있으므로, 문턱전압의 감소를 억제할 수 있는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 핫 캐리어 효과 및 소자의 안정성에서 As 보다 유리한 P를 이온주입하여 드레인 쪽의 LDD를 형성하고, 핫 캐리어 효과와 관련이 없고 결함과 관련된 누설전류 또한 문제되지 않는 소오스 쪽 LDD는 확산계수가 P 보다 작은 As를 P 보다 고농도로 주입하여 형성함으로써 이온을 증가시킨다. 이에 의해, 핫 캐리어 효과를 억제하면서도 이온을 증가시키며 단채널 효과를 억제할 수 있다.
Claims (3)
- 저도핑 드레인(light doped drain) 구조를 갖는 n형 MOSFET에 있어서,반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극;상기 게이트 전극의 일단과 타단에 각각 이웃하는 소오스 및 드레인;상기 게이트 전극과 상기 소오스를 연결시키며 상기 소오스보다 이온농도가 낮은 비소(As) 도핑영역; 및상기 게이트 전극과 상기 드레인을 연결시키며 상기 드레인보다 이온농도가 낮은 인(P) 도핑영역을 포함하는 비대칭 저도핑 드레인 구조를 갖는 n형 MOSFET.
- 제 1 항에 있어서,상기 As 도핑영역의 이온농도는 상기 P 도핑영역의 이온농도 보다 높은 것을 특징으로 하는 비대칭 저도핑 드레인 구조를 갖는 n형 MOSFET.
- 제 1 항 또는 제 2 항에 있어서,상기 As 도핑영역의 이온농도는 1E13/㎠ 내지 1E16/㎠ 이고,상기 P 도핑영역의 이온농도는 1E13/㎠ 내지 1E15/㎠인 것을 특징으로 하는 비대칭 저도핑 드레인 구조를 갖는 n형 MOSFET.
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Cited By (2)
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| KR100470388B1 (ko) * | 2002-05-03 | 2005-02-07 | 주식회사 하이닉스반도체 | 독립적이고 비대칭적인 소스/드레인을 포함하는 디램 셀및 그 형성 방법 |
| US11011597B2 (en) | 2019-09-02 | 2021-05-18 | Samsung Display Co., Ltd. | Display device having a compensation transistor with a second region having greater electrical resistance than a first region |
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1998
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