KR20000026283A - Method for manufacturing capacitor - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor is provided to increase a surface area of a capacitor, reduce a height of the capacitor and a depositing time and an etching time of the capacitor by forming a mold layer as an accumulated layer. CONSTITUTION: A method for manufacturing a capacitor is to maintain capacitance of a capacitor and reduce a size of the capacitor. A first oxide layer(102), a nitride layer(103), and a second oxide layer are accumulated sequentially on a semiconductor substrate(100). A storage electrode layer is deposited on the accumulated layer according to a topology of a storage electrode opening. In both sides of the storage electrode opening, a lower portion electrode layer of the capacitor is removed to form a capacitor lower portion electrode. By using a nitride layer of both sides of the capacitor lower portion electrode as an etch stopping layer, the second oxide layer is removed to expose a part of the capacitor lower portion electrode. The capacitor is completed by forming a capacitor dielectric layer(110) and a plate electrode(112) on the nitride layer comprising a storage electrode.

Description

커패시터의 제조 방법(METHOD OF FABRICATING A CAPACITOR)METHOD OF FABRICATING A CAPACITOR

(산업상의 이용분야)(Industrial use)

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 커패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a capacitor.

(종래기술 및 그의 문제점)(Prior art and its problems)

반도체 장치가 고집적화 됨에 따라 특히, DRAM(dynamic random access memory)의 경우 커패시터의 용량을 줄이지 않으면서 동시에 고집적화를 이루어 내는 것이 핵심 과제가 되고 있다.As semiconductor devices become highly integrated, in particular, in the case of dynamic random access memory (DRAM), achieving high integration at the same time without reducing the capacity of a capacitor has become a key problem.

반도체 설계상 디자인 룰(design rule)이 타이트(tight) 해짐에 따라, 기존의 스토리지 전극(storage electrode)과 콘택홀(contact hole)간의 마진(margin)이 축소되어 이를 해결하기 위한 여러 가지 방법이 시도되고 있다.As design rules become tight in semiconductor design, the margin between existing storage electrodes and contact holes is reduced, and various methods are attempted to solve this problem. It is becoming.

커패시터의 용량은 일반적으로 잘 알려진 다음의 수식에 의해 결정된다.The capacitance of a capacitor is generally determined by the following well known formula.

[수학식][Equation]

C = εA/dC = εA / d

여기서, ε은 커패시터 유전막의 유전율을 나타내고, A는 커패시터 전극의 표면적을 나타내며, d는 커패시터 전극간 거리를 나타낸다. 커패시터 용량을 증가시키기 위해서는 유전율을 증가시키거나 커패시터 전극간 거리를 줄이고, 표면적을 증가시켜야 한다.Is the dielectric constant of the capacitor dielectric film, A is the surface area of the capacitor electrode, and d is the distance between the capacitor electrodes. Increasing capacitor capacity requires increasing the dielectric constant, reducing the distance between capacitor electrodes, and increasing the surface area.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 커패시터의 용량(capacitance)을 유지하면서 커패시터의 크기를 감소시킬 수 있는 커패시터의 제조 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a method of manufacturing a capacitor capable of reducing the size of the capacitor while maintaining the capacitance of the capacitor.

도 1 내지 도 6은 본 발명의 실시예에 따른 금속 커패시터(metal capacitor)의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.1 to 6 are flowcharts sequentially showing processes of a method of manufacturing a metal capacitor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 102 : 제 1 산화막100 semiconductor substrate 102 first oxide film

103 : 질화막 104 : 제 2 산화막103: nitride film 104: second oxide film

106 : 스토리지 전극 오프닝 108 : 스토리지 전극막106: storage electrode opening 108: storage electrode film

108a : 스토리지 전극 110 : 커패시터 유전막108a: storage electrode 110: capacitor dielectric film

112 : 플레이트 전극 120 : 금속 커패시터112 plate electrode 120 metal capacitor

(구성)(Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 제조 방법은, 반도체 기판(100) 상에 다층 절연막(102 - 104)을 형성하되, 절연막(102, 104)과, 상기 절연막(102, 104) 내에 상기 절연막(102, 104)과 서로 다른 식각 선택비(etch selectivity)를 갖는 물질막(103)을 포함하도록 형성하는 단계; 상기 반도체 기판(100)의 표면의 일부가 노출될 때까지 상기 다층 절연막(102 - 104)을 부분적으로 식각 하여 오프닝(opening)(106)을 형성하는 단계; 상기 오프닝(106)의 토폴로지(topology)를 따라 다층 절연막(102 - 104) 상에 커패시터 하부전극막(108)을 형성하는 단계; 오프닝(106) 양측의 상기 커패시터 하부전극막(108)을 제거하여 커패시터 하부전극(108a)을 형성하는 단계; 상기 커패시터 하부전극(108a) 양측의 상기 물질막(103)의 상부 표면이 노출될 때까지 상기 다층 절연막(102 - 104)을 식각 하여 상기 커패시터 하부전극(108a)의 일부 표면을 노출시키는 단계; 및 상기 커패시터 하부전극(108a)을 포함하여 물질막(103) 상에 커패시터 유전막(110) 및 커패시터 상부전극(112)을 차례로 형성하여 커패시터(120)를 형성하는 단계를 포함한다.According to the present invention for achieving the above object, a method of manufacturing a capacitor, while forming a multilayer insulating film (102-104) on the semiconductor substrate 100, the insulating film (102, 104) and the insulating film (102, 104) Forming a material film (103) having an etch selectivity different from that of the insulating film (102, 104); Forming an opening (106) by partially etching the multilayer insulating film (102-104) until a portion of the surface of the semiconductor substrate (100) is exposed; Forming a capacitor lower electrode film (108) on the multilayer insulating film (102-104) according to the topology of the opening (106); Removing the capacitor lower electrode film (108) on both sides of the opening (106) to form a capacitor lower electrode (108a); Etching the multilayer insulating film 102-104 to expose a part of the surface of the capacitor lower electrode 108a until the upper surface of the material layer 103 on both sides of the capacitor lower electrode 108a is exposed; And forming the capacitor 120 by sequentially forming the capacitor dielectric layer 110 and the capacitor upper electrode 112 on the material layer 103 including the capacitor lower electrode 108a.

이 방법의 바람직한 실시예에 있어서, 상기 커패시터 하부전극(108a)의 일부 표면을 노출시키기 위해 수행되는 다층막 식각 공정은 상기 질화막(103)을 식각 정지층(etch stopping layer)으로 사용되어 수행된다.In a preferred embodiment of the method, a multilayer film etching process performed to expose a portion of the surface of the capacitor lower electrode 108a is performed using the nitride film 103 as an etch stopping layer.

(작용)(Action)

도 6을 참조하면, 본 발명의 실시예에 따른 신규한 커패시터의 제조 방법은, 스토리지 전극을 형성하기 위한 주형층(mold layer)으로서, 산화막/질화막/산화막이 차례로 적층된 다층막이 형성된다. 스토리지 전극 형성 후 질화막을 식각 정지층으로 사용하여 질화막 상부의 산화막이 제거된다. 이로써, 커패시터의 표면적을 증가시킬 수 있고, 따라서 커패시터의 높이를 낮출 수 있으며, 커패시터 전극막 증착 시간 및 식각 시간을 줄일 수 있다.Referring to FIG. 6, in the novel capacitor manufacturing method according to the embodiment of the present invention, as a mold layer for forming a storage electrode, a multilayer film in which oxide films, nitride films, and oxide films are sequentially stacked is formed. After forming the storage electrode, the oxide layer on the nitride layer is removed by using the nitride layer as an etch stop layer. As a result, the surface area of the capacitor can be increased, and therefore, the height of the capacitor can be lowered, and the capacitor electrode film deposition time and etching time can be reduced.

(실시예)(Example)

이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 6.

도 1 내지 도 6은 본 발명의 실시예에 따른 금속 커패시터(metal capacitor)의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.1 to 6 are flowcharts sequentially showing processes of a method of manufacturing a metal capacitor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 금속 커패시터의 제조 방법은 먼저, 반도체 기판(100) 상에 제 1 산화막(102), 질화막(103), 그리고 제 2 산화막(104)이 차례로 증착된다.Referring to FIG. 1, in the method of manufacturing a metal capacitor according to an embodiment of the present invention, first, a first oxide film 102, a nitride film 103, and a second oxide film 104 are sequentially deposited on a semiconductor substrate 100. do.

상기 제 1 산화막(102), 질화막(103), 그리고 제 2 산화막(104)의 전체 두께는 적어도 형성하고자 하는 커패시터의 높이 이상으로 형성된다.The overall thickness of the first oxide film 102, the nitride film 103, and the second oxide film 104 is formed to be at least the height of the capacitor to be formed.

커패시터 하부전극을 형성하기 위한 리버스 패턴(reverse pattern)(도면에 미도시)을 사용하여 반도체 기판(100)의 상부 표면이 노출될 때까지 상기 제 2 산화막(104), 질화막(103), 그리고 제 1 산화막(102)이 차례로 식각 된다. 그 결과, 스토리지 전극 오프닝(106)이 형성된다. 여기서, 상기 리버스 패턴은 스토리지 전극이 형성될 부위의 제 2 산화막(104)의 상부 표면이 노출되도록 형성된 패턴을 말한다.The second oxide film 104, the nitride film 103, and the first oxide film 103 may be formed using a reverse pattern (not shown) for forming a capacitor lower electrode until the upper surface of the semiconductor substrate 100 is exposed. One oxide film 102 is sequentially etched. As a result, the storage electrode opening 106 is formed. Here, the reverse pattern refers to a pattern formed to expose the upper surface of the second oxide film 104 of the portion where the storage electrode is to be formed.

도 2에 있어서, 상기 스토리지 전극 오프닝(106)의 토폴로지(topology)를 따라, 스토리지 전극 오프닝(106) 및 그 양측의 제 2 산화막(104) 상에 스토리지 전극막(108)이 증착된다. 상기 스토리지 전극막(108)은 예를 들어, TiW/TiW-N/Mo의 다층 금속막 구조를 갖도록 형성된다.In FIG. 2, the storage electrode film 108 is deposited on the storage electrode opening 106 and the second oxide film 104 on both sides thereof along the topology of the storage electrode opening 106. The storage electrode film 108 is formed to have, for example, a multilayer metal film structure of TiW / TiW-N / Mo.

상기 스토리지 전극 오프닝(106) 양측의 스토리지 전극막(108)이 건식 식각 공정 등으로 제거되어 도 3에서와 같이, 스토리지 전극(108a)이 형성된다.The storage electrode layer 108 on both sides of the storage electrode opening 106 is removed by a dry etching process to form the storage electrode 108a as shown in FIG. 3.

상기 질화막(103)을 식각 정지층으로 사용하여 상기 제 2 산화막(104)이 제거된다. 그 결과, 상기 스토리지 전극(108a)의 일부 표면이 노출된다.(도 4) 이것은 곧 커패시터의 표면적의 증가를 의미한다. 이때, 상기 제 2 산화막(104)은 예를 들어, 습식 식각 공정으로 제거된다.The second oxide film 104 is removed using the nitride film 103 as an etch stop layer. As a result, a portion of the surface of the storage electrode 108a is exposed (FIG. 4), which means that the surface area of the capacitor is increased. In this case, the second oxide film 104 is removed by, for example, a wet etching process.

마지막으로, 상기 스토리지 전극(108a) 및 질화막(103) 상에 커패시터 유전막(110)이 증착된 후(도 5), 상기 커패시터 유전막(110) 상에 커패시터 하부전극인 플레이트 전극막(plate electrode layer)이 증착된 후 패터닝 되어 플레이트 전극(112)이 형성된다. 이때, 상기 플레이트 전극막은 상기 스토리지 전극막(108)과 동일한 구조 즉, TiW/TiW-N/Mo의 다층 금속막 구조를 갖도록 형성된다.Finally, after the capacitor dielectric film 110 is deposited on the storage electrode 108a and the nitride film 103 (FIG. 5), a plate electrode layer that is a capacitor lower electrode on the capacitor dielectric film 110 is formed. This deposit is then patterned to form a plate electrode 112. In this case, the plate electrode film is formed to have the same structure as the storage electrode film 108, that is, a multilayer metal film structure of TiW / TiW-N / Mo.

그러면, 도 6에 도시된 바와 같이, 금속 커패시터(metal capacitor)(120)가 완성된다. 이때, 상기 플레이트 전극(112)은 상기 스토리지 전극 오프닝(106)을 완전히 채우도록 형성된다.Then, as shown in FIG. 6, the metal capacitor 120 is completed. In this case, the plate electrode 112 is formed to completely fill the storage electrode opening 106.

본 발명은 스토리지 전극을 형성하기 위한 주형층(mold layer)을 산화막/질화막/산화막의 다층막으로 형성하고, 스토리지 전극 형성 후 질화막을 식각 정지층으로 사용하여 질화막 상부의 산화막을 식각 함으로써, 커패시터의 표면적을 증가시킬 수 있고, 따라서 커패시터의 높이를 낮출 수 있으며, 커패시터 전극막 증착 시간 및 식각 시간을 줄일 수 있는 효과가 있다.According to the present invention, a surface layer of a capacitor is formed by forming a mold layer for forming a storage electrode as a multilayer film of an oxide film, a nitride film, or an oxide film, and etching the oxide film on the nitride film using the nitride film as an etch stop layer after the storage electrode is formed. In this case, the height of the capacitor can be increased, and therefore, the height of the capacitor can be lowered, and the capacitor electrode film deposition time and etching time can be reduced.

Claims (5)

반도체 기판(100) 상에 다층 절연막(102 - 104)을 형성하되, 절연막(102, 104)과, 상기 절연막(102, 104) 내에 상기 절연막(102, 104)과 서로 다른 식각 선택비(etch selectivity)를 갖는 물질막(103)을 포함하도록 형성하는 단계;A multi-layered insulating film 102-104 is formed on the semiconductor substrate 100, and the etch selectivity different from the insulating films 102 and 104 and the insulating films 102 and 104 in the insulating films 102 and 104. Forming to include a material film (103) having (); 상기 반도체 기판(100)의 표면의 일부가 노출될 때까지 상기 다층 절연막(102 - 104)을 부분적으로 식각 하여 오프닝(opening)(106)을 형성하는 단계;Forming an opening (106) by partially etching the multilayer insulating film (102-104) until a portion of the surface of the semiconductor substrate (100) is exposed; 상기 오프닝(106)의 토폴로지(topology)를 따라 다층 절연막(102 - 104) 상에 커패시터 하부전극막(108)을 형성하는 단계;Forming a capacitor lower electrode film (108) on the multilayer insulating film (102-104) according to the topology of the opening (106); 오프닝(106) 양측의 상기 커패시터 하부전극막(108)을 제거하여 커패시터 하부전극(108a)을 형성하는 단계;Removing the capacitor lower electrode film (108) on both sides of the opening (106) to form a capacitor lower electrode (108a); 상기 커패시터 하부전극(108a) 양측의 상기 물질막(103)의 상부 표면이 노출될 때까지 상기 다층 절연막(102 - 104)을 식각 하여 상기 커패시터 하부전극(108a)의 일부 표면을 노출시키는 단계; 및Etching the multilayer insulating film 102-104 to expose a part of the surface of the capacitor lower electrode 108a until the upper surface of the material layer 103 on both sides of the capacitor lower electrode 108a is exposed; And 상기 커패시터 하부전극(108a)을 포함하여 물질막(103) 상에 커패시터 유전막(110) 및 커패시터 상부전극(112)을 차례로 형성하여 커패시터(120)를 형성하는 단계를 포함하는 커패시터의 제조 방법.And forming a capacitor (120) by sequentially forming a capacitor dielectric layer (110) and a capacitor upper electrode (112) on the material film (103) including the capacitor lower electrode (108a). 제 1 항에 있어서,The method of claim 1, 상기 절연막(102, 104)은 산화막으로 형성되고, 상기 물질막(103)은 질화막으로 형성되는 커패시터의 제조 방법.And the insulating film (102, 104) is formed of an oxide film, and the material film (103) is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 커패시터 하부전극(108a)의 일부 표면을 노출시키기 위해 수행되는 다층 절연막(102 - 104) 식각 공정은 습식 식각(wet etch) 공정으로 수행되는 커패시터의 제조 방법.And etching the multilayer insulating film (102-104), which is performed to expose a part of the surface of the capacitor lower electrode (108a), by a wet etch process. 제 1 항에 있어서,The method of claim 1, 상기 커패시터 하부전극(108a)의 일부 표면을 노출시키기 위해 수행되는 다층막 식각 공정은 상기 질화막(103)을 식각 정지층(etch stopping layer)으로 사용되어 수행되는 커패시터의 제조 방법.The multilayer film etching process performed to expose a portion of the surface of the capacitor lower electrode (108a) is performed using the nitride film (103) as an etch stopping layer (etch stopping layer). 제 1 항에 있어서,The method of claim 1, 상기 커패시터 하부전극(108a) 및 커패시터 상부전극(112)은 금속막으로 형성되는 커패시터의 제조 방법.And the capacitor lower electrode (108a) and the capacitor upper electrode (112) are formed of a metal film.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002885A (en) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 Method for fabricating capacitor
KR100399945B1 (en) * 2000-12-30 2003-09-29 주식회사 하이닉스반도체 A method for forming cylinder type capacitor in semiconductor device
KR100449030B1 (en) * 2002-01-24 2004-09-16 삼성전자주식회사 Stack Capacitor and Method of Fabricating the Same
KR100456577B1 (en) * 2002-01-10 2004-11-09 삼성전자주식회사 Capacitor Of Semiconductor Device And Method Of Fabricating The Same
KR100476932B1 (en) * 2002-10-02 2005-03-16 삼성전자주식회사 Method of forming semiconductor device with capacitor
US7334066B2 (en) 2002-07-03 2008-02-19 Samsung Electronics Co., Ltd. Computer system providing endian information and method of data transmission thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399945B1 (en) * 2000-12-30 2003-09-29 주식회사 하이닉스반도체 A method for forming cylinder type capacitor in semiconductor device
KR20030002885A (en) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 Method for fabricating capacitor
KR100456577B1 (en) * 2002-01-10 2004-11-09 삼성전자주식회사 Capacitor Of Semiconductor Device And Method Of Fabricating The Same
KR100449030B1 (en) * 2002-01-24 2004-09-16 삼성전자주식회사 Stack Capacitor and Method of Fabricating the Same
US7334066B2 (en) 2002-07-03 2008-02-19 Samsung Electronics Co., Ltd. Computer system providing endian information and method of data transmission thereof
KR100476932B1 (en) * 2002-10-02 2005-03-16 삼성전자주식회사 Method of forming semiconductor device with capacitor

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