KR20000025018A - 반도체장치의 캐퍼시터용 하부전극 형성방법 - Google Patents

반도체장치의 캐퍼시터용 하부전극 형성방법 Download PDF

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Abstract

반도체장치의 캐퍼시터용 하부전극 형성방법에 관한 것으로, 게이트와 스페이서 산화막이 형성된 실리콘 기판상에 비정질 실리콘 필름막과 아크층을 순차적으로 증착한 다음 감광막을 도포하고 패터닝하는 단계; 이 감광막 패턴을 식각 마스크로 하여 아크층을 식각하면서 감광막 측벽을 따라 폴리머를 형성시키는 단계; 비정질 실리콘막을 이방성 식각하는 단계; 감광막을 제거하는 단계; 실린더 내부의 아크층 및 비정질 실리콘막을 식각하는 단계; HF가 포함된 BOE 화학물질을 사용하여 실린더 상부에 남아있는 폴리머를 제거하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면 폴리실리콘 식각 단계를 1 회로 감소시키고 스페이서를 이용할 필요가 없도록 함으로써 폴리실리콘의 잔류물 및 입자 발생 확률을 감소시킬수 있고, 기생 스페이서가 형성되지 않도록하여 셀간 브리지 유발을 감소시킴으로써 반도체장치의 특성과 수율을 개선시킬 수 있다.

Description

반도체장치의 캐퍼시터용 하부전극 형성방법
본 발명은 반도체장치의 캐퍼시터용 하부전극 형성방법에 관한 것으로, 특히 실린더형 캐퍼시터 제작시 브리지의 원인이 되는 폴리실리콘 잔류물 및 기생 스페이서의 발생을 방지할 수 있는 캐퍼시터용 하부전극 형성방법에 관한 것이다.
DRAM에서 셀캐퍼시턴스의 증가는 메모리셀의 독출(read) 능력을 향상시키고 소프트 에러율(soft error)을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 한편, 메모리 셀의 집적도가 증가함에 따라서 하나의 칩에서 단위셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀캐퍼시턴스 영역의 감소를 초래하게된다.
따라서, 한정된 면적에 큰 정전용량을 가지는 캐퍼시터를 실현시키기 위한 노력이 계속되어 왔으며, 그 방안으로 캐퍼시터를 구성하는 하부전극의 구조를 3 차원 입체 구조로 형성하여 유효면적을 증가시키는 방향으로 많은 연구가 이루어져 왔다. 그 결과, 종래의 플래너(planar)형에서 트랜치(trench)형, 스택(stack)형, 실린더(cylindrical)형 또는 이들의 복합형 등 다양한 종류의 입체구조의 하부전극 등이 연구 개발되고 있으며, 스택형 또는 실린더형 입체구조로 캐퍼시터 전극을 형성하는 방법이 현재 많이 사용되고 있다.
그러나, 종래 기술에 있어서 실린더형 입체구조로 캐퍼시터의 하부전극을 형성하는 방법은 두차례의 비정질실리콘 증착단계와 두차례의 폴리실리콘 식각단계를 거치고 있으며, 포토마스크없이 블랭킷 식각을 실시해야 하는 공정때문에 단차있는 부분에는 필요 유무에 상관없이 폴리층간을 형성하는 공정을 거침으로써 폴리실리콘 잔류물과 입자가 존재하고, 필요없는 기생 스페이서로 인하여 셀간 브리지를 유발할 가능성이 높아 반도체장치의 수율이 저하되는 원인이 되어왔다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 폴리실리콘 식각 단계를 1 회로 감소시키고 스페이서를 이용할 필요가 없도록 함으로써 폴리실리콘의 잔류물 및 입자 발생 확률을 감소시킬수 있고, 기생 스페이서가 형성되지 않도록하여 셀간 브리지 유발을 감소시킬 수 있는 개선된 반도체장치의 캐퍼시터용 하부전극 형성방법을 제공하는 데에 있다.
도 1 내지 도 6 은 본 발명의 실시예에 따른 반도체장치의 캐퍼시터용 하부전극을 형성하는 방법을 설명하기 위한 단면도이다.
* 도면 중의 주요 부분에 대한 부호설명*
10 : 실리콘 기판 20: 게이트
30 : IPO(Inter Poly Oxide) 40 : 비정질실리콘막
50 : 아크층 60 : 감광막
70 : 폴리머
상기 기술적 과제를 달성하기 위한 본 발명에서 따르는 반도체장치의 캐퍼시터용 하부전극 형성방법은 게이트와 스페이서 산화막이 형성된 실리콘 기판상에 비정질 실리콘 필름막과 아크층을 순차적으로 증착한 다음 감광막을 도포하고 패터닝하는 단계; 이 감광막 패턴을 식각 마스크로 하여 아크층을 식각하면서 감광막 측벽을 따라 폴리머를 형성시키는 단계; 비정질 실리콘막을 이방성 식각하는 단계; 감광막을 제거하는 단계; 실린더 내부의 아크층 및 비정질 실리콘막을 식각하는 단계; HF가 포함된 BOE 화학물질을 사용하여 실린더 상부에 남아있는 폴리머를 제거하는 단계를 포함함을 특징으로 한다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서 비정질 실리콘막 증착시 필름의 두께는 소자에서 요구되는 캐퍼시턴스를 충족시킬 수 있는 유효 표면적으로 얻을 수 있을 만큼 증착한다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서는 아크층 식각식 발생되는 실리콘과 감광막 내에 포함되어 있는 탄소가 반응하여 감광막 측벽을 따라 폴리머(SiC)를 형성되고 이 폴리머가 비정질실리콘막을 식각할 때에 식각 장벽으로서 기능을 하게 된다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서 아크층 식각은 1기압 이하의 저압에서 50sccm 의 HBr 가스를 사용하여 식각하며, 생성되는 폴리머의 두께는 400~800Å이 되도록 하는 것이 바람직하다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서 감광막을 제거하는 단계는 폴리머가 가능한 한 소실되지 않도록 O2플라즈마를 이용하여 건식 제거하는 것이 바람직하다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서 실린더 내부에 남게되는 비정질 실리콘의 두께는 800~1200Å로 하는 것이 바람직하다.
본 발명의 반도체장치의 캐퍼시터용 하부전극 형성방법에서 폴리머를 제거하기 위해서는 HF 가 50:1 이하의 저농도로 포함된 화학물질을 이용하는 것이 바람직하다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고 단지 예시로 제시된 것이다.
도 1 을 참조하면, 게이트(20)과 폴리층간산화막(30)와 스페이서 산화막이 형성된 실리콘 기판(10) 상에 비정질 실리콘막(40)을 인(phosphorus) 농도를 1.0x1020원자/cc 이하의 농도로 하여 530℃ 온도에서 6000Å이상의 두께로 증착한 다음, 아크층(ARC; anti-reflective coating)을 순차적으로 증착하여, 여기에 감광막(60)을 도포하고 패터닝한다.
이 감광막 패턴을 식각 마스크로 하여 아크층을 1기압 이하의 저압에서 50sccm 의 HBr 가스를 사용하여 식각하면 이때 발생되는 실리콘과 감광막 내에 포함된 탄소가 반응하여 감광막 측벽을 따라 SiC 쇄를 갖는 폴리머(70)가 형성된다(도2). 이때 폴리머의 두께가 400~800Å이 되도록 조절한다.
그 다음은 도 3 에서와 같이 셀간 격리를 위해 비정질 실리콘막(40)에 이방성식각을 하여 식각 프로파일이 수직이 되도록 만든다음, O2플라즈마를 사용하여 감광막을 제거한다(도 4).
그리고 나서, 실린더 내부의 아크층(50) 및 비정질 실리콘막(40)을 식각하여 3차원 실린더형 캐퍼시터 구조를 형성한다. 이때, 셀간 격리를 위해 실린더 바깥 부분의 실리콘은 과도식각하여 실리콘 잔류물을 완전히 제거하며, 실린더 내부의 잔존 실리콘은 약 800~1200Å 정도 남겨 원하는 모양의 실린더를 만든다(도 5).
여기에 HF 가 50:1 이하의 저농도로 포함된 BOE 화학물질을 사용하여 실린더 상부에 남아있는 폴리머(70)를 제거하여(도 6), 여기에 선택적으로 HSG (hemispherical-grained silicon) 층을 형성하면, 반도체장치의 캐퍼시터용 하부전극이 완성된다(도시생략).
여기에, 유전체인 실리콘산화막/실리콘질화막/실리콘산화막(ONO막)을 차례로 증착한 다음, 플레이트전극용 폴리실리콘막을 형성하며, 반도체장치의 캐퍼시터를 완성할 수 있다.
본 발명에 따라 만들어진 실린더 구조는 기존 방법으로 만들어진 실린더 구조에 비해 비정질실리콘 증착 및 폴리실리콘 식각 공정이 한 공정씩만 필요하므로 폴리실리콘 잔류물 및 입자의 발생확률이 1/2 로 줄어들게 될 뿐만 아니라, 공정의 단축으로 인한 크린룸의 설비나 필름증착 장비의 수를 감소시켜 제조비용을 절감할 수 있다. 또한, 기존의 방법에서처럼 스페이서를 이용하지 않기 때문에 불필요한 기생 스페이서가 형성되지 않아 이후의 공정에서 스페이서 파괴로 인한 셀간 브리지가 형성될 가능성이 없어지고, 패턴 중첩 마진을 확보할 수 있어 반도체장치의 특성 및 수율을 증가시킬 수 있다.

Claims (5)

  1. 게이트와 스페이서 산화막이 형성된 실리콘 기판상에 비정질 실리콘 필름막과 아크층을 순차적으로 증착한 다음 감광막을 도포하고 패터닝하는 단계;
    상기 감광막 패턴을 식각 마스크로 하여 아크층을 식각하면서 감광막 측벽을 따라 폴리머를 형성시키는 단계;
    상기 비정질 실리콘막을 이방성 식각하는 단계;
    상기 감광막을 제거하는 단계;
    실린더 내부의 아크층 및 비정질 실리콘막을 식각하는 단계; 및
    HF가 포함된 BOE 화학물질을 사용하여 상기 실린더 상부에 남아있는 폴리머를 제거하는 단계를 포함함을 특징으로 하는 반도체장치의 캐퍼시터용 하부전극 형성방법.
  2. 제 1 항에 있어서, 상기 아크층 식각 단계는 1기압 이하의 저압에서 50sccm 의 HBr 가스를 사용하여 생성되는 폴리머의 두께는 400~800Å이 되도록 하는 것을 특징으로 하는 반도체장치의 캐퍼시터용 하부전극 형성방법.
  3. 제 1 항에 있어서, 상기 감광막을 제거하는 단계는 O2플라즈마를 이용하여 건식 제거하는 것을 특징으로 하는 반도체장치의 캐퍼시터용 하부전극 형성방법.
  4. 제 1 항에 있어서, 상기 폴리머를 제거하는 단계에서 HF 가 50:1 이하의 저농도로 포함된 화학물질을 이용하는 것을 특징으로 하는 반도체장치의 캐퍼시터용 하부전극 형성방법.
  5. 제 1 항에 있어서, 실린더 내부에 남게되는 비정질 실리콘의 두께는 800~1200Å로 하는 것을 특징으로 하는 반도체장치의 캐퍼시터용 하부전극 형성방법.
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* Cited by examiner, † Cited by third party
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CN103474352A (zh) * 2012-06-07 2013-12-25 中芯国际集成电路制造(上海)有限公司 一种无需侧墙制作半导体器件的方法

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