KR20000021071A - 헤테로 바이폴라 트랜지스터의 브릿지 형성방법 - Google Patents

헤테로 바이폴라 트랜지스터의 브릿지 형성방법 Download PDF

Info

Publication number
KR20000021071A
KR20000021071A KR1019980040005A KR19980040005A KR20000021071A KR 20000021071 A KR20000021071 A KR 20000021071A KR 1019980040005 A KR1019980040005 A KR 1019980040005A KR 19980040005 A KR19980040005 A KR 19980040005A KR 20000021071 A KR20000021071 A KR 20000021071A
Authority
KR
South Korea
Prior art keywords
bridge
film
gold plate
gold
plate film
Prior art date
Application number
KR1019980040005A
Other languages
English (en)
Other versions
KR100504190B1 (ko
Inventor
박원규
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR10-1998-0040005A priority Critical patent/KR100504190B1/ko
Publication of KR20000021071A publication Critical patent/KR20000021071A/ko
Application granted granted Critical
Publication of KR100504190B1 publication Critical patent/KR100504190B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 헤테로 바이폴러 트랜지스터에 관한 것으로서, 특히, 반도체기판에 전극 및 헤테로계면부를 형성하여 전면에 하부산화막을 적층하여 식각으로 브릿지의 형태를 형성하는 단계와; 상기 단계 후에 상기 결과물 전면에 Ti/Au층으로 된 골드플레이트막을 적층하는 단계와; 상기 단계 후에 상기 골드플레이트막의 일부분에 상부산화막을 적층하는 단계와; 상기 단계 후에 상,하부산화막 및 골드플레이트막의 일부분을 식각으로 제거하여 브릿지를 형성하는 단계로 이루어진 헤테로 바이폴라 트랜지스터의 브릿지형성방법인 바, 골드금속층의 번짐현상에 의한 브릿지의 외측으로 돌출되는 것을 방지하도록 하여 브릿지의 고주파 특성 저하를 방지하여 소자의 전기적인 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

헤테로 바이폴라 트랜지스터의 브릿지 형성방법
본 발명은 헤테로 바이폴라 트랜지스터에 관한 것으로서, 특히, 반도체기판에 적층된 서로 다른 두 전극을 전기적으로 도전시키도록 하는 브릿지를 형성한 데 있어, 브릿지의 형상을 형성시키기 위하여 감광막 대신에 산화막을 사용하여 콘택홀내에 골드금속층을 몰입시키므로 골드금속층이 브릿지의 외측으로 돌출되는 것을 방지하도록 하는 헤테로 바이폴라 트랜지스터의 브릿지형성방법에 관한 것이다. 일반적으로, 헤테로 바이폴러 트랜지스터(Hetero Bipolar Transistor)는 바이폴러 트랜지스터의 이미터에 베이스보다 대역 갭이 큰 결정재료를 사용한 것으로서, 이미터의 캐리어 농도를 낮게 억제하여 이미터-베이스를 얇게 하는 동시에 캐리어 농도를 높게 하여 저항값을 낮춤으로써 시상수를 작게 억제하여 트랜지스터 동작을 고속화하고, 차단주파수도 높게할 수 있는 트랜지스터이며, 헤테로 접합의 계면에서는 에너지대가 계단모양으로 변화하므로 이 계면에서 전자가 반사된다든지 고 에너지의 열전자가 생긴다던지 한다.
도 1(a) 내지 도 1(d)는 종래의 일반적인 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 순차적으로 보인 도면이다.
도 1(a)는 반도체기판(1)에 헤테로계면부(2)와 전극(3)(5)을 형성한 후에 브릿지의 형태를 유지하도록 하는 하부감광막(7)을 브릿지의 형태로 적층하고 식각한 상태를 도시하고 있다.
도 1(b)는 상기 하부감광막(7)에 브릿지의 시이드(Seed)역할을 하는 티타늄(Ti)/골드(Au)로 된 골드플레이트막(9)을 적층한 후에 골드플레이트막(9)의 상부에 상부감광막(10)을 적층시킨 상태를 도시하고 있다.
이때, 상기 골드플레이트막(9)과 상부감광막(10)은 서로 접착되어지며, 마스크로서의 역할을 하게 된다.
도 1(c)는 상부감광막(10)과 하부감광막(7)의 콘택홀 부위에 골드금속층(12)을 적층한 상태를 도시하고 있으며, 상부감광막(10)과 골드플레이트막(9)의 접착력이 약하므로 골드금속층(12)이 상부감광막(10)과 골드플레이트막(9)의 접착면에 침투되어진 상태로 형성된다.
도 1(d)는 하부감광막(7)을 리프팅 오프(Lifting-Off)하여 제거하고 동시에 상부감광막(10)과 골드플레이트막(9)의 일부분을 제거한 상태를 도시하고 있으며, 이때 형성된 브릿지(15)의 양측면부분에는 상부감광막(10)과 골드플레이트막(9)의 결합부위로 침투된 골드금속층(12)이 돌출되어진 돌출부분(17)이 형성되어진다.
그런데, 상기한 바와 같이, 브릿지(15)는 소자의 정확한 특성을 위하여 높이와 크기를 정확하게 제작하여야 하는 것으로서, 종래에 브릿지(15)를 형성하기 위한 골드플레이트막(9)에 접착되는 상부감광막(10)은 접착력이 약하여 골드금속층(12) 적층될 때 침투부위에 의한 번짐현상이 발생되어 브릿지(15)의 돌출부분(17)이 좌,우 양측으로 형성되어 브릿지(15)가 전극(3)(5)들 사이의 전송로의 역할을 제대로 하지 못하여 신호의 주파수특성을 나쁘게하여 소자의 신뢰성을 저하시키는 문제점을 지니고 있었다.
또한, 상기 상부감광막(10)을 제거하기 위하여 리프팅 오프공정을 수행하게 되면, 골드금속층(12)의 가장자리가 뜯겨지는 형상을 남길 수 있는 단점이 있었다.
본 발명의 목적은 반도체기판에 적층된 서로 다른 두 전극을 전기적으로 도전시키도록 하는 브릿지를 형성한 데 있어, 브릿지의 형상을 형성시키기 위하여 감광막 대신에 산화막을 사용하여 콘택홀내에 골드금속층을 몰입시키므로 골드금속층이 브릿지의 외측으로 돌출되는 것을 방지하도록 하는 것이 목적이다.
도 1(a) 내지 도 1(d)는 종래의 일반적인 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(e)는 본 발명에 따른 헤테로 바이폴라 트랜지스터의 브릿지 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 기판 22,24 : 전극
30 : 하부산화막 50 : 골드플레이트막
60 : 상부산화막 70 : 골드금속층
80 : 브릿지
이러한 목적은 헤테로 바이폴라 트랜지스터에서, 반도체기판에 전극 및 헤테로계면부를 형성하여 전면에 하부산화막을 적층하여 식각으로 브릿지의 형태를 형성하는 단계와; 상기 단계 후에 상기 결과물 전면에 Ti/Au층으로 된 골드플레이트막을 적층하는 단계와; 상기 단계 후에 상기 골드플레이트막의 일부분에 상부산화막을 적층하는 단계와; 상기 단계 후에 상,하부산화막 및 골드플레이트막의 일부분을 식각으로 제거하여 브릿지를 형성하는 단계로 이루어진 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 제공함으로써 달성된다.
그리고, 상기 상,하부산화막 및 골드플레이트막의 일부분을 제거하기 위하여 습식식각공정을 이용하고, 상기 상,하부산화막은 SiO2산화막인 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 제공함으로써 달성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 순차적으로 보인 도면이다.
도 2(a)는 반도체기판(20)에 전극(22)(24) 및 헤테로계면부(26)를 형성하여 전면에 SiO2산화막로 된 하부산화막(30)을 적층하여 식각으로 브릿지의 형태를 형성하는 상태를 도시하고 있다.
그리고, 도 2(b)는 상기 단계 후에 상기 결과물 전면에 Ti/Au층으로 된 골드플레이트막(50)을 박막으로 적층하는 상태를 도시하고 있다.
도 2(c)는 상기 단계 후에 상기 골드플레이트막(50)의 일부분에 SiO2산화막으로 된 상부산화막(60)을 적층 하는 상태를 도시하고 있는 것으로서, 이 상부산화막(60)은 골드플레이트막(50)에 아주 강하게 접착되어진다.
그리고, 도 2(d)는 상기 단계 후에 상기 상,하부산화막(30)(60)으로 된 브릿지 형태의 홀부위에 골드금속층(70)을 적층하는 상태를 도시하고 있다.
도 2(e)는 상기 상,하부산화막(30)(60) 및 골드플레이트막(50)의 일부분을 식각으로 제거하여 브릿지(80)를 형성하는 상태를 도시하고 있다.
상기 상,하부산화막(30)(60) 및 골드플레이트막(50)의 일부분을 제거하기 위하여 습식식각공정을 이용하는 것이 바람직하다.
상기한 바와 같이 본 발명에 따른 헤테로 바이폴라 트랜지스터의 브릿지형성방법을 이용하게 되면, 반도체기판에 적층된 서로 다른 두 전극을 전기적으로 도전시키도록 하는 브릿지를 형성한 데 있어, 브릿지의 형상을 형성시키기 위하여 감광막 대신에 산화막을 사용하여 골드플레이트막과 강력하게 접착시킨 후에 콘택홀내에 골드금속층을 몰입시키므로 골드금속층의 번짐현상에 의한 브릿지의 외측으로 돌출되는 것을 방지하도록 하여 브릿지의 고주파 특성 저하를 방지하여 소자의 전기적인 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 습식식각으로 상기 상,하부산화막 및 일부분의 골드플레이트막을 제거하므로 브릿지의 가장자리가 뜯겨지는 현상을 방지하도록 할 뿐만아니라 상,하부 산화막의 두께 조절이 용이하므로 주파수의 특성에 맞도록 브릿지의 두께를 정확하게 조절할 수 있는 장점을 지닌다.

Claims (3)

  1. 헤테로 바이폴라 트랜지스터에 있어서,
    반도체기판에 전극 및 헤테로계면부를 형성하여 전면에 하부산화막을 적층하여 식각으로 브릿지의 형태를 형성하는 단계와;
    상기 단계 후에 상기 결과물 전면에 Ti/Au층으로 된 골드플레이트막을 적층하는 단계와;
    상기 단계 후에 상기 골드플레이트막의 일부분에 상부산화막을 적층하는 단계와;
    상기 상,하부산화막으로 된 브릿지 형태의 홀부위에 골드금속층을 적층하는 단계와;
    상기 단계 후에 상,하부산화막 및 골드플레이트막의 일부분을 식각으로 제거하여 브릿지를 형성하는 단계로 이루어진 것을 특징으로 하는 헤테로 바이폴라 트랜지스터의 브릿지형성방법.
  2. 제 1 항에 있어서, 상기 상,하부산화막 및 골드플레이트막의 일부분을 제거하기 위하여 습식식각공정을 이용하는 것을 특징으로 하는 헤테로 바이폴라 트랜지스터의 브릿지형성방법
  3. 제 1 항에 있어서, 상기 상,하부산화막은 SiO2산화막인 것으로 특징으로 하는 헤테로 바이폴라 트랜지스터의 브릿지형성방법
KR10-1998-0040005A 1998-09-25 1998-09-25 헤테로 바이폴라 트랜지스터의 브릿지 형성방법 KR100504190B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0040005A KR100504190B1 (ko) 1998-09-25 1998-09-25 헤테로 바이폴라 트랜지스터의 브릿지 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0040005A KR100504190B1 (ko) 1998-09-25 1998-09-25 헤테로 바이폴라 트랜지스터의 브릿지 형성방법

Publications (2)

Publication Number Publication Date
KR20000021071A true KR20000021071A (ko) 2000-04-15
KR100504190B1 KR100504190B1 (ko) 2005-10-26

Family

ID=19551983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0040005A KR100504190B1 (ko) 1998-09-25 1998-09-25 헤테로 바이폴라 트랜지스터의 브릿지 형성방법

Country Status (1)

Country Link
KR (1) KR100504190B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065619A (zh) * 2018-08-21 2018-12-21 电子科技大学 一种具有低噪声低开关损耗特性的igbt器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645345A (ja) * 1992-07-23 1994-02-18 Matsushita Electric Ind Co Ltd エミッタ電極引出し配線およびその作製方法
KR0149433B1 (ko) * 1994-12-23 1998-10-01 양승택 이종접합 바이폴라 트랜지스터의 제조방법
JPH08236540A (ja) * 1995-03-01 1996-09-13 Mitsubishi Electric Corp 半導体装置の製造方法、及び半導体装置
JPH09162194A (ja) * 1995-12-08 1997-06-20 Mitsubishi Electric Corp ヘテロ接合バイポーラトランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065619A (zh) * 2018-08-21 2018-12-21 电子科技大学 一种具有低噪声低开关损耗特性的igbt器件

Also Published As

Publication number Publication date
KR100504190B1 (ko) 2005-10-26

Similar Documents

Publication Publication Date Title
JP2003007706A (ja) 半導体装置の製造方法
WO1992002954A1 (en) High power, compound semiconductor device and fabrication process
US20030218187A1 (en) Heterojunction bipolar transistor and method of producing the same
KR100504190B1 (ko) 헤테로 바이폴라 트랜지스터의 브릿지 형성방법
JPS587862A (ja) バイポ−ラ型トランジスタ−構造体及びその製造方法
US6458668B1 (en) Method for manufacturing hetero junction bipolar transistor
JPH06326330A (ja) 半導体装置及びその製造方法
JP2912635B2 (ja) 半導体装置
JP2001267326A (ja) 半導体装置及びその製造方法
JP2003069048A (ja) ショットキーバリアダイオードおよびその製造方法
KR100379614B1 (ko) 이종접합 바이폴라 트랜지스터 및 그 제조방법
JP2513801B2 (ja) 半導体装置の製造方法
JPH05275455A (ja) 半導体装置及びその製造方法
JPH027472A (ja) 半導体装置
CN115911120A (zh) 一种晶闸管芯片及制作方法
JP3417829B2 (ja) 半導体装置の製造方法
JPH07321127A (ja) 化合物半導体装置及びその製造方法
JPH06310523A (ja) ヘテロ接合バイポーラトランジスタ，及びその製造方法
JP3251788B2 (ja) Ｍｏｓ制御サイリスタ装置
KR0139576B1 (ko) 반도체 소자 제조방법
JPH05275457A (ja) 半導体装置及びその製造方法
JPH0567771A (ja) 半導体多層膜ウエハーおよび半導体装置の製造方法
JP2004134419A (ja) マイクロ波半導体装置の製造方法
JPH04372130A (ja) 半導体装置の製造方法
JPH04180678A (ja) ゲートターンオフサイリスタおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee