KR20000020236A - 아날로그 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 아날로그 반도체소자에 관한 것으로서, 특히, 필드산화막이 형성된 반도체기판상에 게이트산화막, 제1폴리실리콘층, 텅스텐실리사이드층 및 버퍼폴리실리콘층을 순차적으로 적층하는 단계와; 상기 버퍼폴리실리콘층상에 유전체산화막과 제2폴리실리콘층을 형성한 후 커패시터가 형성될 부분에 감광막을 적층하고 패터닝하여 커패시터의 상부전극을 형성하는 단계와; 상기 결과물의 전면에 버퍼산화막과 반사방지막을 적층하는 단계와; 상기 반사방지막 상에 감광막을 적층하여 식각으로 패터닝한 후 게이트전극과 커패시터전극을 형성하고, 게이트전극에 이온을 주입하여 소오스/드레인영역을 형성한 후 게이트전극과 커패시터전극에 스페이서막을 형성하는 단계와; 상기 결과물에 제1절연막을 적층한 후 트랜지스터영역과 커패시터영역간의 단차를 줄이기 위하여 커패시터전극의 제2폴리실리콘층까지 노출되도록 평탄화하는 단계와; 상기 결과물 상에 제2절연막을 적층하여 제1,제2절연막에 콘택홀을 형성한 후 게이트전극의 활성영역과 커패시터전극으로 연결되는 금속배선을 형성하는 단계로 이루어진 아날로그반도체소자의 제조방법인 바, 전체적으로 트랜지스터영역과 커패시터영역의 단차를 균일하게 유지하므로 아날로그소자의 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 아날로그반도체소자에 관한 것으로서, 특히, 게이트전극 및 커패시터전극을 형성하고서 그 위에 제1절연막을 적층하고 단차를 줄이도록 식각하여 그 위에 제2절연막을 적층한 후에 금속배선을 형성하므로 커패시터영역과 트랜지스터영역의 단차를 없애주어 아날로그소자의 전기적인 특성을 향상시키도록 하는 아날로그반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있다. 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.
상기한 모스형 전계효과트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
이러한 반도체 장치에는 모스형 전계효과트랜지스터에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션프로세스가 적용되는 경우에 디지털부분인 트랜지스터(Transistor) 영역을 형성하면서 동시에 아날로그(Analogue) 회로용으로 사용되는 커패시터(Capacitor) 영역이 형성된 아날로그형 반도체소자를 제조하여 사용하고 있으며, 본 발명은 아날로그 회로용으로 사용되는 커패시터의 특성을 개선시킨 새로운 발명을 제안하고 있다.
도 1은 종래의 아날로그 반도체장치의 공정 단면을 개략적으로 예시하여 보인 도면으로서, 종래의 공정은 반도체기판(1)에 필드산화막(2)을 형성하여 커패시터영역(디지털 부분)과 트랜지스터영역(트랜지스터 부분)을 분리시키고, 그 결과물 상에 게이트산화막(3)을 형성하고, 이 게이트산화막(3)상에 트랜지스터 영역의 게이트전극인 동시에 커패시터 영역의 하부전극으로 사용되는 제1폴리실리콘층(4) 및 텅스텐실리사이드층(5)을 연속적으로 도포하여 형성한다.
그리고, 계속하여 상기 텅스텐실리사이드층(5) 상에 커패시터 영역의 하부전극의 절연을 방지하면서 폴리사이드게이트 마스크 작업시 노광공정에서 조사되는 빛의 반사를 방지하기 위한 버퍼폴리실리콘막(6)을 적층하고서 그 위에 커패시터 영역에서 상부전극으로 사용되는 유전체산화막(7) 및 제2폴리실리콘층(8)을 연속하여 도포한다.
그 이후에 마스킹 공정을 통하여 커패시터 영역의 제2폴리실리콘층(8)을 식각하게 되면, 트랜지스터 영역에 있던 제2폴리실리콘층(8), 유전체산화막(7)을 식각으로 제거하여 버퍼폴리실리콘막(6)을 노출시킨 후 측면부분에 스페이서막을 적층하여 게이트전극과 커패시터전극을 형성하도록 한다.
그리고, 상기 결과물 상에 제1절연막(9)을 적층한 후에 마스킹식각으로 콘택홀을 형성하고, 그 콘택홀에 금속을 몰입시켜 식각으로 금속배선(10)을 형성하게 된는 것이다.
그런데, 상기한 바와 같이, 종래의 필드산화막은 LOCOS(Local Oxidation Of Silicon)공정 혹은 PBL(Poly Buffered LOCOS)공정에 의하여 형성되므로 반도체기판으로 부터 필드산화막 두께의 상당부분이 상부로 돌출되어지고, 그 필드산화막 상에 커패시터가 형성되므로 결과적으로 높은 위상차를 갖는 상태에서 커패시터의 상층부위에 금속배선이 형성되는 공정을 진행하게 되면, 빽엔드(Back-End)공정중에서 특히, 마스크 공정진행시에 마스크의 균일도가 나빠져서 마스크의 형성상태가 불량하여지는 문제를 지니고 있었으며, 연이어서 진행되는 식각공정시에 커패시터의 상부전극이 높은 위상차로 인하여 공격(Attack)을 받아서 커패시터가 파손되는 문제를 지니고 있었다.
따라서, 상기 게이트전극과 커패시터전극의 단차를 줄이기 위하여 트랜지스터의 패터닝시에 반사방지막(ARC Layer)을 사용하게 되지만, 트랜지스터가 초소형화 되어짐에 따라 반사방지막을 사용하는 것에도 한계가 왔으며, 이를 보다 개선하기 위하여 반사방지막으로 흡수율이 높은 물질을 사용하다가 보면, 거의 Semi-절연체에 가까운 물질을 사용하게 되므로 이에 따른 누설전류효과에 의하여 아날로그반도체소자의 커패시터의 특성을 열화시켜 소자의 신뢰성을 저하시키는 단점을 지니고 있었다.
본 발명의 목적은 트랜지스터영역및 커패시터영역에 제1폴리실리콘층, 텅스텐실리사이드층 및 유전체산화막등을 적층하여 커패시터의 하부전극 과 트랜지스터의 게이트전극으로 이용하고, 그 이외에 커패시터영역에 유전체산화막 및 제2폴리실리콘층을 커패시터의 상부전극으로 사용하고 그 위에 버퍼산화막 및 반사방지막을 적층한 후 시각으로 게이트전극 및 커패시터전극을 형성하고서 제1절연막을 적층하고 단차를 줄이도록 식각하여 그 위에 제2절연막을 적층한 후에 금속배선을 형성하므로 트랜지스터영역과 커패시터영역의 단차를 없애도록 하여 아날로그소자의 특성을 향상시키는 것이 목적이다.
도 1은 종래의 일반적인 아날로그 반도체소자의 구성 단면을 보인 도면이고,
도 2(a) 내지 도 2(h)는 본 발명에 따른 아날로그 반도체소자를 제조하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 25 : 필드산화막
30 : 게이트산화막 35 : 제1폴리실리콘층
40 : 텅스텐실리사이드층 45 : 버퍼폴리실리콘막
50 : 유전체산화막 55 : 제2폴리실리콘층
60 : 감광막 65 : 버퍼산화막
70 : 반사방지막 75 : 스페이서막
80 : 제1절연막 85 : 제2절연막
90 : 금속배선
이러한 목적은 필드산화막이 형성된 반도체기판상에 게이트산화막, 제1폴리실리콘층, 텅스텐실리사이드층 및 버퍼폴리실리콘막을 순차적으로 적층하는 단계와; 상기 버퍼폴리실리콘막상에 유전체산화막과 제2폴리실리콘층을 형성한 후 커패시터가 형성될 부분에 감광막을 적층하고 패터닝하여 커패시터의 상부전극을 형성하는 단계와; 상기 결과물의 전면에 버퍼산화막과 반사방지막을 적층하는 단계와; 상기 반사방지막 상에 감광막을 적층하여 식각으로 패터닝한 후 게이트전극과 커패시터전극을 형성하고, 게이트전극에 이온을 주입하여 소오스/드레인영역을 형성한 후 게이트전극과 커패시터전극에 스페이서막을 형성하는 단계와; 상기 결과물에 제1절연막을 적층한 후 트랜지스터영역과 커패시터영역간의 단차를 줄이기 위하여 커패시터전극의 제2폴리실리콘층까지 노출되도록 평탄화하는 단계와; 상기 결과물 상에 제2절연막을 적층하여 제1,제2절연막에 콘택홀을 형성한 후 게이트전극의 활성영역과 커패시터전극으로 연결되는 금속배선을 형성하는 단계로 이루어진 아날로그반도체소자의 제조방법을 제공함으로써 달성된다.
그리고, 상기 제2폴리실리콘층은 제1폴리실리콘층보다 더 두껍게 형성하도록 하고, 상기 반사방지막은 실리콘이 풍부한 옥시나이트라이드물질 혹은 금속성물질이며, 상기 제1절연막을 연마하는 공정은 화학기계적연마공정으로 이루어지도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(h)는 본 발명에 따른 아날로그 반도체소자를 제조하는 방법을 순차적으로 보인 도면이다.
도 2(a) 및 도 2(b)는 필드산화막(25)이 형성된 반도체기판(20)상에 게이트산화막(30), 제1폴리실리콘층(35), 텅스텐실리사이드층(40) 및 버퍼폴리실리콘막(45)을 순차적으로 적층하는 상태를 도시하고 있다.
도 2(c)는 상기 버퍼폴리실리콘막(45)상에 유전체산화막(50)과 충분한 두께를 갖도록 제2폴리실리콘층(55)을 형성하는 상태를 도시하고 있다.
도 2(d)는 상기 제2폴리실리콘층(55)상에 커패시터가 형성될 부분에 감광막(60)을 적층하고 식각으로 패터닝하여 커패시터의 상부전극을 형성하는 상태를 도시하고 있다.
도 2(e)는 상기 감광막(60)을 제거하고 이 결과물의 전면에 버퍼산화막(65)과 반사방지막(70)을 적층하는 상태를 도시하고 있으며, 이 반사방지막(70)은 실리콘이 풍부한 옥시나이트라이드물질 혹은 금속성물질을 사용하도록 한다.
도 2(f)는 상기 반사방지막(70)상에 감광막을 적층하여 식각으로 패터닝한 후 디지털부분의 게이트전극(a)과 아날로그부분의 커패시터전극(b)을 형성하고, 게이트전극에 이온을 주입하여 소오스/드레인영역을 형성한 후 게이트전극과 커패시터전극에 스페이서막(75)을 형성하는 상태를 도시하고 있다.
도 2(g)는 상기 결과물에 제1절연막(80)을 적층한 후 트랜지스터영역과 커패시터영역간의 단차를 줄이기 위하여 커패시터전극(b)의 제2폴리실리콘층(55)까지 노출되도록 화학기계적연마(Chemical Mechanical Polishing)방법으로 평탄화하는 상태를 도시하고 있다.
도 2(h)는 상기 결과물 상에 제2절연막을 적층하여 제1,제2절연막(80)(85)에 콘택홀을 형성한 후 게이트전극(a)의 활성영역과 커패시터전극(b))으로 연결되는 금속배선을 형성하는 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 아날로그반도체소자의 제조방법을 이용하게 되면, 트랜지스터영역및 커패시터영역에 제1폴리실리콘층, 텅스텐실리사이드층 및 유전체산화막등을 적층하여 커패시터의 하부전극과 트랜지스터의 게이트전극으로 이용하고, 그 이외에 커패시터영역에 유전체산화막 및 제2폴리실리콘층을 커패시터의 상부전극으로 사용하고 그 위에 버퍼산화막 및 반사방지막을 적층한 후 식각으로 디지털부분의 게이트전극 및 아날로그부분의 커패시터전극을 형성하고서 제1절연막을 적층하고 단차를 줄이도록 식각하여 그 위에 제2절연막을 적층한 후에 금속배선을 형성하므로 전체적으로 트랜지스터영역과 커패시터영역의 단차를 없애므로 커패시터전극의 열화를 방지하여 아날로그소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Claims (4)
- 필드산화막이 형성된 반도체기판상에 게이트산화막, 제1폴리실리콘층, 텅스텐실리사이드층 및 버퍼폴리실리콘막을 순차적으로 적층하는 단계와;상기 버퍼폴리실리콘막상에 유전체산화막과 제2폴리실리콘층을 형성한 후 커패시터가 형성될 부분에 감광막을 적층하고 패터닝하여 커패시터의 상부전극을 형성하는 단계와;상기 결과물의 전면에 버퍼산화막과 반사방지막을 적층하는 단계와;상기 반사방지막 상에 감광막을 적층하여 식각으로 패터닝한 후 게이트전극과 커패시터전극을 형성하고, 게이트전극에 이온을 주입하여 소오스/드레인영역을 형성한 후 게이트전극과 커패시터전극에 스페이서막을 형성하는 단계와;상기 결과물에 제1절연막을 적층한 후 트랜지스터영역과 커패시터영역간의 단차를 줄이기 위하여 커패시터전극의 제2폴리실리콘층까지 노출되도록 평탄화하는 단계와;상기 결과물 상에 제2절연막을 적층하여 제1,제2절연막에 콘택홀을 형성한 후 게이트전극의 활성영역과 커패시터전극으로 연결되는 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 아날로그반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제2폴리실리콘층은 제1폴리실리콘층보다 더 두껍게 형성하는 것을 특징으로 하는 아날로그반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반사방지막은 실리콘이 풍부한 옥시나이트라이드물질 혹은 금속성물질인 것을 특징으로 하는 아날로그반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1절연막을 연마하는 공정은 화학기계적연마공정으로 이루어지는 것을 특징으로 하는 아날로그반도체소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980038754A KR100313097B1 (ko) | 1998-09-18 | 1998-09-18 | 아날로그반도체소자제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980038754A KR100313097B1 (ko) | 1998-09-18 | 1998-09-18 | 아날로그반도체소자제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000020236A true KR20000020236A (ko) | 2000-04-15 |
KR100313097B1 KR100313097B1 (ko) | 2002-01-17 |
Family
ID=19551136
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980038754A KR100313097B1 (ko) | 1998-09-18 | 1998-09-18 | 아날로그반도체소자제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100313097B1 (ko) |
-
1998
- 1998-09-18 KR KR1019980038754A patent/KR100313097B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR100313097B1 (ko) | 2002-01-17 |
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