KR20000018537A

KR20000018537A - 제어 장치의 데이터 병렬 처리 구조

Info

Publication number: KR20000018537A
Application number: KR1019980036155A
Authority: KR
Inventors: 박주현
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2000-04-06

Abstract

제어 장치의 데이터 병렬 처리 구조에 관한 것으로 특히, 하드웨어적인 구성으로 컴퓨터와 컴퓨터 주변/단말기기간의 직접 메모리 액세스(DMA)가 가능하도록 하여 전송되는 데이터량과 중요도에 따라 성능 및 확장성을 향상할 수 있는 제어 장치의 데이터 병렬 처리 구조에 관한 것이다. 이와 같은 제어 장치의 병렬 처리 구조는 컴퓨터 주변/단말기기와의 입출력을 제어하는 복수개의 입출력 마스터부와, 상기 복수개의 입출력 마스터부와 접속되어 상기 입출력 마스터부를 통해 입출력되는 데이터를 저장하는 메인 메모리부를 구비한 제어 장치의 데이터 병렬처리 구조에 있어서, 상기 복수개의 입출력 마스터부와 메인 메모리부간의 데이터 전송를 개폐하는 복수개의 버스 아이솔레이터부와, 상기 버스 아이솔레이터부와 입출력 마스터부사이에 형성되어 상기 입출력 마스터부에서 발생된 데이터를 저장하는 복수개의 보조 메모리부와, 상기 복수개의 버스 아이솔레이터부 및 입출력 마스터부를 제어하는 버스 중재부와, 상기 메인 메모리부, 복수개의 버스 아이솔레이터부, 복수개의 보조 메모리부 및 각 입출력 마스터부를 제어하는 중앙 처리 장치를 포함한다.

Description

제어 장치의 데이터 병렬 처리 구조

본 발명은 제어 장치의 데이터 병렬 처리 구조에 관한 것으로 특히, 하드웨어적인 구성으로 컴퓨터와 컴퓨터 주변/단말기기간에 직접 메모리 액세스(DMA)가 가능하도록 하여 전송되는 데이터량과 중요도에 따라 성능 및 확장성을 향상할 수 있는 제어 장치의 데이터 병렬 처리 구조에 관한 것이다.

일반적으로 컴퓨터는 입출력부, 기억장치, 제어 장치 또는 명령 제어 장치로 되어 있다.

또한, 명령의 해석과 실시를 제어하는 부분, 경우에 따라서는 주기억 장치를 포함한 부분을 처리장치라고 한다. 그리고, 그 이외의 것을 주변장치라고 한다.

그리고, 제어 장치(control unit)는 컴퓨터의 중앙처리장치(CPU : Central Processing Unit)를 구성하는 부분의 하나로, 기억장치에 저장되어 있는 명령을 해독하고, 필요한 신호를 내어서, 각 장치의 동작을 지시하는 장치이다.

또한, 컴퓨터의 하드웨어(hardware) 중에서 특정한 제어를 하는 장치를 특별히 지정할 때를 말하기도 한다. 예를 들어, 기억 제어 장치, 채널 제어 장치, 입출력 제어 장치등이 있다. 그리고, 최근에는 통신 기술이 발전함에 따라 통신 제어 장치(컴퓨터에서 떨어진 장소에 있는 데이터 단말장치와 통신하기 위한 장치)가 컴퓨터주변/단말기기로서 중요한 위치를 차지하고 있다.

이와 같은 종래 제어 장치의 데이티 처리 구조를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 종래 제어 장치의 데이터 처리 구조의 구성을 나타낸 블록도이다.

즉, 종래 제어 장치의 데이터 처리 구조의 기본 구성은 도 1에 나타낸 바와 같이, 입출력 채널(I/O 채널(channel))을 통해 컴퓨터의 주변기기(예를 들면, 프린터, 모니터, 플로터, 또는 CPU 이외의 장치)(도시하지 않음)나 단말기기와의 접속을 위한 통신 제어 장치(예를 들면, LAN(Local Area Network), SCSI(Small Computer System Interface : 소형 컴퓨터 시스템 인터페이스) 및 HDLC(High-level Data Link Control Procedure : 고수준 데이터 링크 제어 절차))와 연결되어 입출력 정보를 액세스하는 복수개의 입출력 마스터부(1a)(1b)···(1n)와, 상기 입출력 마스터부(1a)(1b)···(1n)와 로컬 버스(local bus)로 연결된 메모리부(2)와, 상기 메모리부(2)에 대하여 상기 복수개의 입출력 마스터부(1a)(1b)···(1n)의 액세스(access)가 경합했을 때, 그것을 조정하기 위한 버스 중재부(bus arbiter)(3)와, 상기 입출력 마스터부(1a)(1b)···(1n), 메모리부(2) 및 버스 중재부(3)를 제어하기 위한 중앙 처리 장치(CPU)(4)로 구성된다.

이때, 상기 입출력 마스터부(1)는 입출력 버스(bus)를 능동적으로 액세스(read/right)하기 위한 입출력 칩(chip)으로서, 제어부(CPU)의 메모리를 액세스할 때 제어부의 제어없이 직접적인 액세스가 가능한 특징이 있다.

상기한 바와 같은 구성을 갖는 종래 제어 장치 데이터 처리 동작을 설명하면 다음과 같다.

먼저, 입출력 채널을 통해 제 1 입출력 마스터부(1a)에 데이터가 액세스되면, 우선 중앙 처리 장치(4)에 버스 사용에 대한 요구(request 1)를 하게된다. 즉, 인터럽트(interrupt)를 발생시킨다. 이와 같은 인터럽트는 일반적으로는 입출력 조작이 끝났음을 알릴때와 메모리부(2)의 자원을 요청 또는 자원을 저장할 때 버스를 사용하기 위해 발생한다.

그리고, 상기한 바와 같은 인터럽트가 발생하면 중앙 처리 장치(4)는 상기 버스 요구(request 1)에 따라 메모리부(2)에 대한 다른 주변 기기(도시하지 않음)의 입출력 마스터부(1b)···(1n)의 메모리부(2)에 대한 사용 상태를 검색하고 메모리부(2)를 사용하고 있지 않을 경우에는 버스 승인(grant 1)을 하게 된다. 그에 따라 제 1 입출력 마스터부(1a)의 데이터가 메모리부(2)에 인에이블하게 된다.

또한, 상기 제 1, 제 2 ···제 n 입출력 마스터부(1a)(1b)···(1n)에 동시에 입출력 채널(I/O 채널)을 통해 인터럽트 신호가 발생하면 버스 중재부(3)에서 상기 인터럽트 신호중 그 중요도에 따라 우선 순위를 결정하여 우선 순위에 따라 입력 신호를 처리하게 된다.

즉, 상기 제 1, 제 2 ···제 n 입출력 마스터부(1a)(1b)···(1n)에서 동시에 인터럽트가 발생함에 따라 제 1, 제 2 ···제 n의 버스 요구(request 1)(request 2)···(request n)가 발생되고 중앙 처리 장치(4)에서는 우선 순위에 따라 하나의 요구에 대해서만 우선적으로 승인(grant)한다. 이때, 다른 인터럽트는 무시(mask)된다. 즉, 다른 인터럽트는 중앙 처리 장치(4)에서의 결정에 따라 버스 중재부(3)에서 버스 비지(busy)신호를 입출력 마스터(1) 및 중앙 처리 장치(4)로 보내므로 요구 신호에 대해 승인 되지 않은 입출력 채널(I/O 채널)은 무시되는 것이다.

상기한 바와 같은 종래 제어 장치의 데이터 처리 구조에 있어서는 다음과 같은 문제점이 있었다.

첫째, 구조적으로 하나의 자원(메모리)만을 이용하게 되어 있으므로 각각의 입출력 채널에서 동시에 신호(특히, LAN, SCSI 및 HDLC에서 발생되는 데이타)가 입력될 경우, 중앙 처리 장치에 대하여 요청 및 승인을 필요로 하고 그에 따라 버스 중재부의 중재에 의해 자원을 사용하거나 데이터를 메모리에 저장하게 된다.

따라서, 어느 한 순간에는 메모리부에 대하여 하나의 입출력 채널에서만 사용하게 되므로 각각의 주변/단말기기의 중요도에 따라 시간을 분배하는 방식(즉, 시분할 다중화와 같은)을 채용하여야 한다.

결국, 각각의 주변/단말기기에 대한 중요도에 따라 시간 분배를 달리해야 하는등 버스 중재부의 회로설계가 복잡해지는 문제점이 발생하였다.

둘째, 일 입출력 마스터부를 통해 액세스된 데이터를 다른 입출력 마스터로 전송할 경우 우선 메모리부에 저장시키고 그다음 다른 입출력 마스터부를 통해 데이터를 전송시켜야 하므로 그동안 중앙 처리 장치는 다른 과업(task)을 수행하지 못하는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래 제어 장치의 데이터 처리 구조의 문제점을 해결하기 위하여 안출한 것으로 각각의 입출력 마스터부와 메모리부 사이에 각각의 주변/단말기기에 대한 보조 메모리를 추가하여 각 접속부의 주변/단말기기가 직접 메모리 액세스 방식으로 자원을 활용할 수 있도록 데이터 처리 장치를 병렬처리 구조로하여 그 시간에 중앙 처리 장치는 다른 과업을 수행하게 하므로써 제어장치의 성능 및 확장성을 보장할 수 있는 제어 장치의 데이터 병렬 처리 구조를 제공하는데 그 목적이 있다.

도 1은 종래 제어 장치의 데이터 처리 구조의 구성을 나타낸 블록도

도 2는 본 발명 제어 장치의 데이터 병렬 처리 구조의 구성을 나타낸 블록도

도면의 주요 부분에 대한 부호의 설명

11 : 입출력 마스터부 12 : 메인 메모리부

13 : 버스 아이솔레이터부 14 : 보조 메모리부

15 : 버스 중재부 16 : 중앙 처리 장치

17 : 기타 접속부

본 발명에 따른 제어 장치의 데이터 병렬 처리 구조는 컴퓨터 주변/단말기기와의 입출력을 제어하는 복수개의 입출력 마스터부와, 상기 복수개의 입출력 마스터부와 접속되어 상기 입출력 마스터부를 통해 입출력되는 데이터를 저장하는 메인 메모리부를 구비한 제어 장치의 데이터 병렬처리 구조에 있어서, 상기 복수개의 입출력 마스터부와 메인 메모리부간의 데이터 전송를 개폐하는 복수개의 버스 아이솔레이터부와, 상기 버스 아이솔레이터부와 입출력 마스터부사이에 형성되어 상기 입출력 마스터부에서 발생된 데이터를 저장하는 복수개의 보조 메모리부와, 상기 복수개의 버스 아이솔레이터부 및 입출력 마스터부를 제어하는 버스 중재부와, 상기 메인 메모리부, 복수개의 버스 아이솔레이터부, 복수개의 보조 메모리부 및 각 입출력 마스터부를 제어하는 중앙 처리 장치를 포함한다.

이와 같은 본 발명 제어 장치의 데이터 병렬 처리 구조에 대하여 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명 제어 장치의 데이터 병렬 처리 구조의 구성을 나타낸 블록도이다.

본 발명에 따른 제어 장치의 데이터 병렬 처리 구조의 기본 구성은 도 2에 나타낸 바와 같이, 입출력 마스터부(11)는 입출력 채널(I/O 채널)을 통해 컴퓨터의 주변/단말기기(도시하지 않음)와 각각 연결되어 입출력 데이터를 제어하는 제 1, 제 2···제 n 입출력 마스터부(11a)(11b)···(11n)의 복수개로 구성되고, 메인 메모리부(12)는 입출력 마스터부(11)와 접속되어 상기 입출력 마스터부(11)를 통해 입출력되는 데이터(예를 들어, LAN(Local Area Network), SCSI(Small Computer System Interface : 소형 컴퓨터 시스템 인터페이스) 및 HDLC(High-level Data Link Control Procedure : 고수준 데이터 링크 제어 절차))를 액세스한다.

그리고, 상기 버스 아이솔레이터부(13)는 복수개의 입출력 마스터부(11a)(11b)···(11n)와 메인 메모리부(12)사이에 각각 구비되어 입출력 마스터(11)와 메인 메모리부(12)사이의 버스 라인을 온/오프시킨다. 즉, 상기 버스 아이솔레이터부(13) 역시 각각의 입출력 마스터부(11a)(11b)···(11n)에 대응되도록 복수개의 버스 아이솔레이터부(13a)(13b)···(13n)로 구성된다.

또한, 각각의 버스 아이솔레이터부(13a)(13b)···(13n)와 각각의 입출력 마스터부(11a)(11b)···(11n) 사이에는 제 1, 제 2···제 n 보조 메모리부(14a)(14b)···(14n)로 구성된 보조 메모리부(14)가 구비된다.

이때, 상기 제 1, 제 2···제 n 보조 메모리부(14a)(14b)···(14n)는 각각의 입출력 마스터부(11a)(11b)···(11n)에서 액세스되는 독립적인 자원(메모리)을 저장하였다가 중앙 처리 장치(16)가 그 자원을 가공 및 전송할 목적이 발생할 경우에만 보조 메모리부(14)의 자원이 액세스되도록 한다.

그리고, 버스 중재부(15)는 복수개의 버스 아이솔레이터부(13a)(13b)···(13n) 및 복수개의 입출력 마스터부(11a)(11b)···(11n)와 버스로 연결되어 상기 복수의 보조 메모리부(14a)(14b)···(14n)의 자원에 대하여 중앙 처리 장치(16)에서 가공 및 전송할 목적이 발생하거나, 입출력 마스터부(11a)(11b)···(11n)에서 보조 메모리부(12)의 자원을 이용하고자 경합할 경우 그를 중재한다.

이때, 중앙 처리 장치(16)에서는 상기한 바와 같은 버스 중재부(15) 및 입출력 마스터부(11)를 제어 한다. 물론, 중앙 처리 장치(16)에서 버스 중재부(15)만을 제어하더라도 버스 중재부(15)에서 입출력 마스터(11)를 제어하므로 그와 같은 방식을 이용할 수 있다.

이와 같은 본 발명 제어 장치의 데이터 병렬 처리 구조를 이용한 데이터 처리 동작을 설명하면 다음과 같다.

먼저, 입출력 채널(I/O 채널)을 통해 임의의 입출력 마스터부(예를 들어 제 1 입출력 마스터부(11a))에 데이터가 액세스되면, 상기 데이터에 대한 인터럽트를 중앙 처리 장치(16)에 발생시키지 않고 곧바로 상기 임의의 입출력 마스터부의 보조 메모리부(예를 들어 제 1 보조 메모리부(14a))에 저장한다. 즉, 중앙 처리 장치(16)에 대한 버스 요청(bus request)이나 버스 승인(bus grant)이 필요없이 곧바로 보조 메모리부에 저장한다.

즉, 인터럽트를 발생시키지 않으므로 상기 중앙 처리 장치(16)는 현재 실행하고 있는 자신의 과업을 그대로 진행하게 된다.

그다음, 상기 제 1, 제 2···제 n 입출력 마스터부(11a)(11b)···(11n)에 동시에 입출력 채널을 통해 데이터가 액세스되면 우선 상기 각 입출력 마스터부(11a)(11b)···(11n)의 보조 메모리부(14a)(14b)···(14n)에 각각의 입출력 채널을 통해 액세스된 데이터를 저장한다.

이때, 상기 액세스되는 데이터에 대한 인터럽트는 발생시키지 않는다.

또한, 상기 각 버스 아이솔레이터부(13a)(13b)···(13n)는 상기 각 입출력 마스터부(11)를 통해 입력되는 데이터가 중앙 처리 장치(16)나 메인 메모리부(12)에 인에이블되지 못하도록 버스선을 오프시킨다.

이어서, 상기 각 보조 메모리부(14a)(14b)···(14n)중 우선적으로 하나의 보조 메모리부(예를 들면, 제 1 보조 메모리부(14a))에 데이터의 전송이 완료되면 가장 먼저 데이터의 전송이 완료된 입출력 제어부(예를 들면, 제 1 입출력 마스터부(11a))에서 중앙 처리 장치(16)에 데이터 전송 완료에 따른 인터럽트를 발생시킨다.

그러면, 중앙 처리 장치(16)에서는 인터럽트가 발생된 보조 메모리부의 데이터를 액세스하기 위해 버스 중재부(15)에 인터럽트가 발생한 보조 메모리부의 버스 선을 온시키도록 제어한다. 그에 따라 버스 중재부(15)에서는 데이터 전송이 완료된 버스 아이솔레이터부(예를 들면, 제 1 버스 아이솔레이터부(13a))를 인에이블시킨다. 그에 따라 중앙 처리 장치(16)에서는 상기 보조 메모리부(예를 들면, 제 1 보조 메모리부(14a))에 저장된 데이터에 대한 검색을 하여 필요에 따라 데이터를 메인 메모리(12)에 저장하거나 보조 메모리부에 그대로 남겨둔다. 그리고나서 필요에 따라 보조 메모리에 저장되어 있는 데이터를 사용하기도 하고, 다른 입출력 마스터부를 통해 데이터를 전송시키기도 한다.

그다음, 상기한 바와 같은 데이터 처리후 다른 입출력 마스터부(예를 들면, 제 1 입출력 마스터부(11a)를 제외한 제 2···제 n 입출력 마스터부(11b)···(11n))의 데이터가 각각의 보조 메모리부(14b)···(14n)에 대한 전송이 완료되어 다른 인터럽트가 발생하면, 중앙 처리 장치(16)는 인터럽트에 따른 처리(메인 메모리부(12)에 저장 또는 보조 메모리부에 그대로 저장 또는 다른 입출력 마스터부를 통한 데이터 전송)를 실시한다. 이때, 인터럽트가 아직 발생하지 않았으면(즉, 데이터의 전송이 계속되고 있으면) 중앙 처리 장치(16)는 자신의 과업(task)을 계속수행하게 된다.

그리고, 상기 기타 접속부(17)는 컴퓨터의 주변기기(예를 들면, 프린터, 모니터, 플로터, 또는 CPU 이외의 장치)와 연결되는 부분으로 주로 중앙 처리 장치(16)의 제어에 따라 작업을 수행하는 부분이다.

본 발명에 따른 제어 장치의 데이터 병렬 처리 구조에 있어서는 다음과 같은 효과가 있다.

첫째, 입출력 마스터부를 통해 동시에 데이터가 전송되더라도 우선 각 입출력 마스터부의 보조 메모리부에 데이터를 저장하고, 전송이 완료되면(저장이 완료되면)인터럽트가 발생하고 그에 따라 중앙 처리 장치는 데이터가 어떤 내용인가를 검색하고, 검색 결과에 따라 보조 메모리부에 그대로 남겨두거나, 메인 메모리부로 저장시키므로 데이터의 중요도에 따라 중앙 처리 장치가 자신의 과업을 실행할 시간적 여유를 보장하므로 중앙 처리 장치의 성능이 향상되는 것과 같은 효과가 있다.

둘째, 메인 메모리를 사용하고자 하는 신호(주변/단말기기에서)에 대해서만 메인 메모리부를 액세스하게 하므로 시간 분배에 대한 문제가 크지 않아 버스 중재부의 회로 설계가 간단하다.

셋째, 보조 기억 장치의 내용이 메인 메모리부에서 필요한 내용이 아니고 다른 입출력 채널로 전송할 것이라면 중앙 처리 장치는 데이터 버스 라인을 이용하여 데이터를 다른 입출력 마스터로 직접 액세스(버스 중재부에 중재시키는 것으로)시킨다. 그에 따라 중앙 처리 장치는 다른 과업을 수행할 시간을 갖는 효과가 있다.

Claims

컴퓨터 주변/단말기기와의 입출력을 제어하는 복수개의 입출력 마스터부와, 상기 복수개의 입출력 마스터부와 접속되어 상기 입출력 마스터부를 통해 입출력되는 데이터를 저장하는 메인 메모리부를 구비한 제어 장치의 데이터 병렬처리 구조에 있어서,

상기 복수개의 입출력 마스터부와 메인 메모리부간의 데이터 전송를 개폐하는 복수개의 버스 아이솔레이터부와;

상기 버스 아이솔레이터부와 입출력 마스터부사이에 형성되어 상기 입출력 마스터부에서 발생된 데이터를 저장하는 복수개의 보조 메모리부와;

상기 복수개의 버스 아이솔레이터부 및 입출력 마스터부를 제어하는 버스 중재부와;

상기 메인 메모리부, 복수개의 버스 아이솔레이터부, 복수개의 보조 메모리부 및 각 입출력 마스터부를 제어하는 중앙 처리 장치를 포함하여 구성됨을 특징으로 하는 제어 장치의 데이터 병렬 처리 구조.
제 1 항에 있어서, 상기 입출력 마스터부에서 발생된 데이터를 저장하는 상기 보조 메모리부는 상기 각각의 입출력 마스터부를 통해 입력된 데이터에 대하여 상기 중앙 처리 장치에서 가공 및 전송할 목적이 발생하였을 경우에 메인 메모리부로 데이터를 전송하거나, 다른 입출력 마스터부로 데이터가 전송되는 것을 특징으로 하는 제어 장치의 데이터 병렬 처리 구조.
제 1 항에 있어서, 상기 복수개의 보조 메모리부와 상기 복수개의 입출력 마스터부는 서로 데이터를 액세스할 수 있도록 데이터 버스에 의해 연결된 것을 특징으로 하는 제어 장치의 데이터 병렬 처리 구조.