KR20000011910A - 반도체장치및그제조방법 - Google Patents

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니시무로 타이죠
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Abstract

본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 접속 특성이 안정하고, 높은 내열성을 갖는 미세한 컨택트 홀의 접속 구조를 제공하며, 고 유전체막을 구비한 스택형 DRAM의 공정 등에 적용할 수 있다.
실리콘과 접속하는 컨택트 홀에 W을 충전하여, 실리콘과의 접속면 사이에 배리어 메탈로서 화학 양론적으로 안정된 WN막을 형성하는 것, 및 WN막과 실리콘과의 사이에 배리어 메탈로서 WSi2막, 또는 TiSi2막을 더 형성함으로써, 금속 충전재인 W와 배리어 메탈 WN에 공통적으로 함유되는 W에 의해, 금속 충전재로부터의 W의 확산이 저지되고, 또한 배리어 메탈 WSi2또는 TiSi2에 실리콘이 함유됨으로써, 금속 충전재 W에의 실리콘의 확산이 저지되기 때문에, 800℃의 고온 열처리에 견디는 고신뢰성의 접속 구조를 얻을 수 있고, 이것을 이용하여 고 유전체막을 구비하여, 결정화를 위한 고온 열처리가 가능한 스택형 DRAM의 제조 공정에 적용할 수 있다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 256 메가비트 DRAM(256 메가비트 다이나믹 램)으로 대표되는 최소 가공 치수 0.25㎛ 이하의 초대규모 반도체 집적 회로에 있어서의, 내열성에 우수하고 신뢰성이 높은 컨택트 홀 내부를 충전하는 금속 접속 구조와 그 제조 방법에 관한 것이다.
종래, 반도체 기판 상의 절연막에 설치된 컨택트 홀에 금속 재료를 매립하여, 반도체 기판 상의 유전층과 배선과의 사이에 접속 구조를 형성하는 반도체 장치의 제조 공정에 있어서, 특히 고온의 열처리가 포함되는 경우, 상기 매립 금속 재료와 상기 박막층 사이에 국부적인 합금 반응을 일으켜, 반도체 장치의 단락 불량을 발생시키는 것이 알려져 있다.
한편, 반도체 집적 회로의 미세 가공 기술은, 1997년에 최소 가공 치수 0.2㎛의 256 메가비트 DRAM이 실현되어, 더욱 미세화가 추구되어 가는 추세이다. 그러나, 미세화 기술의 진전에 따라 반도체 집적 회로의 구성 요소에 대하여 가공 기술 상의 많은 문제점이 발생하여, 이것을 해결하기 위한 여러가지 개별적인 대책이나 신기술의 도입을 도모하고 있다.
본 발명이 목적으로 하는 미세한 컨택트 홀을 충전하는 금속 접속 구조의 형성 기술에 대해서도, 제조 공정의 안정성이나 재현성, 반도체 장치로서의 실용 상의 신뢰성 확보의 문제 등이 표면화되고 있다. 다음에 도 6 및 도 7을 이용하여 종래의 반도체 장치의 컨택트 홀에 있어서의 접속 구조 형성 상의 문제점에 대하여 설명한다.
도 6의 (a)에 도시한 바와 같이, 예를 들면 P형의 실리콘 기판(1)에서, 소자 영역을 서로 절연 분리하는 트렌치를 반도체 기판에 형성하고, SiO2등의 절연막을 매립하여 평탄화 가공함으로써 소자 분리 영역(3)을 형성한다. 상기 소자 영역의 표면에 형성되는 N형 도전층(2)은 예를 들면 N채널형 MOS 트랜지스터의 소스·드레인 영역이나, 기판 바이어스용의 N웰 등으로서 이용된다.
또한, 실리콘 기판 상의 절연막(4)에 컨택트 홀(5)을 개구하고, 계속하여 도 6의 (b)에 도시한 바와 같이 얇은 배리어 메탈층(17)을 퇴적한 후, 컨택트 홀을 완전히 매립하도록 두꺼운 금속 충전재(7)를 퇴적한다. 배리어 메탈층(17)의 재료로서는 종래부터 TiN 또는 TiW가 사용되어 왔다.
다음에 도 7의 (c)에 도시한 바와 같이, 절연막(4) 위에 과잉되게 퇴적된 금속 충전재(7)를 제거하고, 컨택트 홀(5)의 내부에 금속 충전재(7)를 잔류시킨다. 계속하여 도 7의 (d)에 도시한 바와 같이, 금속 충전재(7)가 가득 채워진 컨택트 홀의 위에 금속 배선(10)을 패턴 형성하고, 이 금속 배선(10)과 자기정합적으로 배리어 메탈층(17)을 에칭 제거함으로써, 컨택트 홀(5)의 내부에 N형 도전층(2)과 금속 배선(10)과의 접속 구조가 형성된다. 그러나, 종래의 접속 구조에는 다음과 같은 제조 공정 상의 제약이나 사용상의 문제점을 안고 있다.
즉, 제조 공정 상의 제약으로서, 종래 배리어 메탈층으로서 일반적으로 사용되었던 TiN, 또는 TiW 등의 합금층은 내열 온도가 600℃ 정도에 머물러, 예를 들면 텅스텐(W)과 같은 내열성이 높은 금속 충전재(7)를 이용하더라도, 600℃ 이상의 열처리를 가하면, 상기 금속 충전재(7)와 N형 도전층(3)과의 사이에서 반응을 발생시켜, N형 도전층(3)과 배리어 메탈층(17) 사이의 전기적 접속 특성이 열화한다.
N형 도전층(3)은 P형 실리콘 기판 또는 P웰 상에 형성되고, 실리콘 기판과의 사이는 PN 접합에 의해 분리된다. 상기 접속 구조가 형성된 후 600℃ 이상의 열처리가 가해져 금속 충전재(7)와 N형 도전층(3) 사이에서 국부적인 반응이 일어나면, 금속성의 스파이크형 반응 생성물이 상기 PN 접합면에 도달하여, PN 접합의 분리 특성을 저하시켜, 반도체 장치의 단락 불량을 발생하는 원인이 된다.
또한, 사용상의 문제점으로서, 사용 상태에서의 반도체 장치의 금속 배선에 흐르는 전류 밀도의 값에는, 일렉트로 마이그레이션에 의한 상한값이 존재하는 것으로 알려져 있다. 즉, 일반적으로 금속을 흐르는 전류 밀도가 일정값을 초과하면, 전류에 기인한 금속 원자의 이동(마이그레이션)을 발생시켜, 전기 저항의 증가나 단선 불량이 발생한다.
이와 같은 문제는, 특히 이종(異種) 재료의 접속면에서 현저하게 발생하기 때문에, 상기 일렉트로 마이그레이션의 문제는 이종 재료가 서로 접속되고, 또한 전류 집중을 발생하기 쉬운 컨택트 홀(5)의 접속 구조에서 발생하는 경우가 많다.
종래, 일렉트로 마이그레이션을 회피하기 위해, 예를 들면 배리어 메탈층(17)으로서 TiN막, 금속 충전재(7)로서 W을 이용하는 경우, 사용 상태에 있어서 컨택트 홀(5)을 흐르는 평균 전류 밀도를 1㎃/㎂2이하로 제어하지 않으면, 반도체 장치의 신뢰성을 확보할 수 없는 문제가 있었다.
상술한 바와 같이, 이들 문제의 한 원인은 배리어 메탈층(17)과 금속 충전재(7)가 이종의 금속 및 그 합금층으로 구성되는 것에 있다. 즉, 이종의 금속 원자 사이에서는 각각의 구성 원소에 관해, 접속 계면에서 큰 원자 밀도 구배(句配)를 발생하게 되고, 특히 고온값에서 상기 접속 계면에 생기는 구성 원소의 상호 확산을 회피할 수 없다. 상기 일렉트로 마이그레이션도 또한 확산 현상과 밀접하게 관련되기 때문에, 비교적 고온에서 상기 전기적 접속 특성의 열화나 반도체 장치의 신뢰성 저하를 발생하게 된다.
상기한 바와 같이, 종래의 미세한 컨택트 홀을 충전하는 금속 접속 구조의 형성 공정에서는, 배리어 메탈층과 컨택트 홀을 매립하는 금속 충전재가 이종의 금속 및 그 합금층으로 구성되기 때문에, 비교적 저온에서 상기 전기적 접속 특성의 열화나 반도체 장치의 신뢰성의 저하를 발생시키는 문제가 있었다.
본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 컨택트 홀을 충전하는 금속 접속 구조 형성 후의 고온 열처리에 대하여, 전기적으로 안정된 접속 특성을 나타내며, 또한 사용 상태에 있어서 높은 신뢰성을 나타내는 접속 구조를 이용한 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치와 그 제조 방법은, 반도체 기판 상의 도전층과 금속 배선을 접속하기 위한, 금속 충전재가 매립된 컨택트 홀에 있어서, 금속 충전재와 도전층 사이에, 금속 충전재와 동종(同種) 금속의 질화물층으로 이루어지는 배리어 메탈층을 배치하는 것을 특징으로 한다. 또한, 상기 배리어 메탈층과 도전층 사이에, 도전층의 구성 재료인 실리콘을 포함하는 실리사이드(금속 규화물)층으로 이루어지는 배리어 메탈층을 더 배치하는 것을 특징으로 한다.
구체적으로 본 발명의 반도체 장치는, 반도체 기판 상에 형성된 도전층과, 반도체 기판 표면을 덮는 절연막과, 이 절연막에 형성된 컨택트 홀과, 컨택트 홀을 충전하는 금속 충전재와, 이 금속 충전재를 통하여 상기 도전층에 접속되는 절연막 상의 배선을 구비하고, 적어도 상기 금속 충전재와 도전층 사이에, 금속 충전재에 함유되는 금속과 동종의 금속을 함유하는 금속 질화물층을 구비하는 것을 특징으로 한다.
혹은 상기 금속 충전재는 텅스텐 또는 그 합금, 즉 텅스텐-동, 텅스텐-티탄, 텅스텐-니오브 등의 텅스텐을 주체로 하는 합금인 것을 특징으로 한다.
또한, 바람직하게는 상기 금속 질화물층은, 금속 충전재에 인접하여 금속 충전재와 도전층 사이에 형성되고, 또한 금속 규화물층이 도전층에 인접하여 상기 금속 질화물층과 도전층 사이에 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 도전층을 형성하고, 상기 반도체 기판 상에 절연막을 더 형성하고, 이 절연막에 상기 도전층에 이르는 컨택트 홀을 형성하는 공정과, 컨택트 홀의 적어도 저면(底面)에 금속 질화물층을 형성하는 공정과,
이 금속 질화물층에 함유되는 금속과 동종의 금속을 함유하는 금속 충전재를 상기 금속 질화물층 상에 퇴적하여 컨택트 홀을 충전하는 공정과, 절연층의 상부 표면에 퇴적한 과잉된 상기 금속 충전재를 제거하는 공정을 포함하는 것을 특징으로 한다.
바람직하게는 본 발명의 반도체 장치의 제조 방법은, 컨택트 홀을 형성하는 공정의 후에, 상기 도전층 표면에 금속 규화물층을 형성하는 공정이 포함되는 것을 특징으로 한다.
또한 바람직하게는 본 발명의 반도체 장치의 제조 방법은, 상기 컨택트 홀 저면에 금속 질화물층을 형성한 후, 열처리를 행함으로써 상기 도전층의 표면에 금속 규화물층을 형성하는 것을 특징으로 한다.
또한 바람직하게는 상기 금속 규화물층의 원자 조성비는, 금속 6에 대하여 질소가 4 이하의 비율인 것을 특징으로 한다.
또한 바람직하게는 금속 질화물층을 형성하는 금속과 동종의 금속을 포함하는 금속 충전재는 텅스텐, 또는 그 합금, 즉 텅스텐-동, 텅스텐-티탄, 텅스텐-니오브 등의 텅스텐을 주체로 하는 합금인 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예의 컨택트 홀의 접속 구조를 도시한 단면도.
도 2은 본 발명의 제2 실시예의 컨택트 홀의 접속 구조를 도시한 단면도.
도 3은 본 발명의 제3 실시예의 컨택트 홀의 접속 구조를 도시한 단면도로서, (a)는 열처리 전(前)의 상태를 도시한 도면이고, (b)는 열처리 후(後)의 상태를 도시한 도면.
도 4는 제4 실시예의 컨택트 홀의 접속 구조를 도시한 단면도.
도 5는 제5 실시예의 컨택트 홀의 접속 구조를 도시한 단면도.
도 6은 종래의 컨택트 홀의 접속 구조의 제조 공정을 도시한 단면도.
도 7은 종래의 컨택트 홀의 접속 구조의 제조 공정를 도시한 도 6에 이어지는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 도전층
3 : 소자 분리 영역
4 : 절연막
4a : 실리콘 산화막
5 : 컨택트 홀
6 : 금속 질화물층(W/N : 1/1)
6a : 금속 질화물층(W/N : 7/3)
7 : 금속 충전재(W)
8 : 금속 규화물층(TiSi2)
8a : 금속 규화물층(WSi2)
9 : 폴리실리콘
10 : 금속 규화물층(WSi2)
11 : 실리콘 질화막
12 : 폴리실리콘
13 : 절연막
14 : 축적 노드 전극
15 : 고 유전체막
16 : 플레이트 전극
17 : 배리어 메탈층
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시예의 반도체 장치와 그 제조 방법을 도시한 단면도이다. P형 실리콘 기판(또는 실리콘 기판 상에 형성된 P웰 : 1)에 대하여, 실리콘의 RIE(Reactive Ion Etching)를 이용하여 소자 영역을 분리하는 트렌치를 형성한다. 계속하여 상기 트렌치를 매립하도록 CVD(Chemical Vapor Deposition)법에 의한 SiO2막(3)을 퇴적하고, 통상의 CMP(Camical Mechanical Polishing)법을 이용하여 표면을 평탄화함으로써, 소자 분리 영역(3)을 형성한다.
다음에, 실리콘 기판(1)의 소자 영역에, MOS 트랜지스터 등의 소자가 형성된다. 도 1에는 이렇게 하여 형성되는 소자에 있어서, 특히 기판에 As 등의 도우너 불순물을 이온 주입함으로써 얻어진 N형 도전층(2)이 나타나 있고, 이 N형 도전층(2)은 N채널형 MOS 트랜지스터의 소스·드레인 영역이나 기판 바이어스용의 N웰 등으로서 이용된다.
다음에, 재차 CVD법을 이용하여 SiO2로 이루어지는 절연막(4)을 퇴적하고, SiO2막에 대한 RIE 조건을 이용하여, 선택적으로 상기 절연막(4)을 이방성 에칭함으로써 상기 N형 도전층(2)에 이르는 컨택트 홀(5)을 형성한다.
다음에, 스퍼터법을 이용하여, 컨택트 홀(5)의 내면을 포함하는 상기 공정 후의 반도체 기판 전면(全面)에 두께 40㎚의 텅스텐 질화막(WN막)으로 이루어지는 금속 질화물층(6)을 배리어 메탈층으로서 형성한다.
WN막의 스퍼터는, 타겟으로서 W를 이용하여, 압력 1.5Torr의 질소와 아르곤의 혼합 가스 분위기 중에서 기판 온도 200℃의 조건으로 행하였다. 상기 스퍼터 조건의 상세는, SIMS(Secondary Ion Mass Spectroscopy)의 분석 결과와 대비하여 WN막의 W와 N의 원자 조성비가 화학양론적으로 안정된 1:1이 되도록 정하였다.
이어서 스퍼터 조건을 기판 온도 200℃, 압력 2mTorr의 아르곤 가스 분위기로 하고, 컨택트 홀(5)이 충전되는 막두께로, W로 이루어지는 금속 충전재를 퇴적하여, 도 1에 도시한 단면 구조를 형성하였다. 그 후 도 7의 (c), 도 7의 (d)의 설명과 마찬가지로 하여, 컨택트 홀(5)에 매립된 금속 충전재(7)의 평탄화, 및 N형 도전층(2)에 접속되는 금속 배선(10)의 패턴을 형성하였다.
제1 실시예에 있어서, WN으로 이루어지는 금속 질화물층(6)과 W로 이루어지는 금속 충전재로 형성된 컨택트 홀의 접속 구조의 내열성을 확인하기 위하여, 금속 배선(10)의 재료로서 내열성이 높은 W을 이용한 테스트 샘플을 제작하였다.
WN막으로 이루어지는 금속 질화물층(6)을 구비한 제1 실시예의 테스트 샘플과, TiN, 또는 TiW 등의 배리어 메탈층(17)을 이용하여 동일하게 제작한 종래법의 테스트 샘플과의 내열성을 비교하였더니, 종래법의 테스트 샘플에서는 금속 충전재(7)와 N형 도전층(3)과의 사이에서 반응을 일으켜, N형 도전층(3)과 배리어 메탈층(17)과의 사이에서 전기적 접속 특성의 열화(컨택트 저항의 증가)가 발생하였지만, 제1 실시예의 테스트 샘플에서는 800℃의 열처리를 행하여도 컨택트 저항의 증가나 PN 접합의 열화는 발생하지 않았다.
또한, 제1 실시예에서, WN막으로 이루어지는 금속 질화물층(6)과 W으로 이루어지는 금속 충전재(7)로 형성된 접속 구조를 실제 사용 상태의 반도체 장치에 이용하는 경우, 금속 배선(10)의 재료로서 Si를 함유하는 Al, 또는 Si와 Cu를 함유하는 Al을 이용하였지만, 상기 접속 구조의 내열성의 향상에 대응하여, 실제 사용 상태에 있어서의 반도체 장치의 신뢰성이 대폭 향상하는 것이 확인되었다.
이와 같이 안정성이 높은 접속 구조가 얻어진 이유는, 금속 질화물층(6)과 금속 충전재(7)가 동종 금속 W을 공유하고, 또한 금속 질화물층(6)을 구성하는 WN막이 화학양론적으로 안정된 1:1의 원자 조성비를 갖기 때문에, 금속 원소의 확산이 이루어지기 어려워, 안정된 접속 특성이 얻어졌기 때문이다.
또, 금속 충전재(7)로서는 순 텅스텐에 한정되지 않고, 텅스텐-동, 텅스텐-티탄, 텅스텐-니오브 등의 텅스텐을 주체로 하는 합금이라도 동일한 효과를 어을 수 있다.
다음에, 도 2에 기초하여 본 발명의 제2 실시예에 대하여 설명한다. 도 2에서, SiO2로 이루어지는 절연막(4)을 실리콘 기판(1) 위에 퇴적하고, 컨택트 홀(5)을 형성할 때까지의 공정은 제1 실시예와 동일하다.
다음에 컨택트 홀(5)의 저면에 노출된 N형 도전층(2)의 위에, 금속 규화물층(8)으로서 두께 15㎚의 TiSi2막을 형성한다. 도 2에서는 스퍼터법을 이용하여 Ti를 N형 도전층(2)의 위에 형성하고, 550℃, 20분의 열처리를 행하여 N형 도전층(2)의 실리콘과 반응시켜, TiSi2로 하는 예가 도시되어 있다. 이 때, 절연막(4)에 형성된 컨택트 홀(5)의 내면과 절연막(4)의 상면을 덮는 Ti는 에칭에 의해 제거된다.
다음에, 제1 실시예와 마찬가지로, 원자 조성비 1:1의 WN막으로 이루어지는 두께 40㎚의 금속 질화물층(6)과, 두꺼운 W로 이루어지는 금속 충전재(7)를 스퍼터법을 이용하여 퇴적하고, 컨택트 홀(5)의 외부의 금속 충전재(7)를 CMP법을 이용하여 평탄화 가공하여 제거한 후, 금속 배선(10 : 도 7의 (d) 참조)을 패턴 형성한다.
제2 실시예에 있어서는, 금속 질화물층(6)과 N형 도전층(2)과의 계면에 열처리에 의해 생성된 TiSi2막으로 이루어지는 금속 규화물층(8)이 형성되기 때문에, 특히 N형 도전층과의 컨택트 저항이 낮은 양호한 접속 구조를 얻을 수 있다./
또한, 금속 배선(10)의 재료로서 W를 이용한 테스트 샘플에 의해, 제2 실시예의 접속 구조는 제1 실시예와 마찬가지로 800℃ 이상의 내열성을 갖는 것이 확인되었다.
또한, 제2 실시예의 접속 구조를 실제 사용 상태의 반도체 장치에 이용하는 경우, 금속 배선(10)의 재료로서 Si를 함유하는 Al, 또는 Si와 Cu를 함유하는 Al을 이용하였지만, 상기 접속 구조의 내열성의 향상에 대응하여 실제 사용 상태에 있어서의 반도체 장치의 대폭적인 신뢰성의 향상을 달성할 수 있었다.
이와 같이 안정성이 높은 접속 구조가 얻어진 이유는, 금속 질화물층(6)과 금속 충전재(7)가 동종 금속 W을 공유하고, 금속 질화물층(6)을 구성하는 WN막이 화학양론적으로 안정된 1:1의 원자 조성비를 갖고, 또한 도전층(2)과 금속 규화물층(8)이 동종 원소 Si를 공유하기 때문에, 금속 충전재(7)로부터의 W의 확산과 N형 도전층(2)으로부터의 Si의 확산이, 각각 금속 질화물층(6)과 금속 규화물층(8)에 의해 저지되어, 안정된 접속 특성이 얻어졌기 때문이다.
또, 제2 실시예에 있어서, WN막과 TiSi2막과의 계면에서는 서로 이종의 원소가 접속하게 되지만, Si와의 열처리 반응에 의해 생성된 TiSi2막의 화학적 결합은 극히 강고하기 때문에, 이 사이에서 성분 원소의 상호 확산을 발생할 우려는 거의 없다.
제2 실시예에 있어서, 금속 규화물로서 Ti와 Si의 반응에 의한 TiSi2막을 이용하였지만, TiSi2를 스퍼터의 타겟으로서 N형 도전층(2)에 TiSi2의 스퍼터막을 퇴적한 후, 열처리하는 방법을 이용하여도, 동일한 접속 구조를 얻을 수 있다. 이 때, 도 2와 달리 TiSi2막은 WN막과 함께 컨택트 홀의 내면을 덮는 접속 구조가 된다.
다음에, 도 3을 이용하여 본 발명의 제3 실시예에 대하여 설명한다. 도 3의 (a)에 도시한 단면 구조의 형성까지는, 제1 실시예와 거의 동일한 공정을 이용할 수 있다. 단, 제3 실시예에서는 WNx막(x < 1)으로 이루어지는 금속 질화물층(6a)의 스퍼터 조건이 제1 실시예와 다르다.
제3 실시예에서, WNx막(x < 1)은 제1 실시예와 동일 타겟으로서 W을 이용하여, 압력 1.5mTorr의 질소와 아르곤의 혼합 가스 분위기 중에서 기판 온도 200℃의 스퍼터 조건으로, 두께 50㎚가 되도록 퇴적하였다. 이 때의 스퍼터 조건의 상세는, SIMS의 분석 결과와 대비하여 WNx막(x < 1)의 W와 N의 원자 조성비가 7:3이 되도록 설정하였다.
계속하여 스퍼터법을 이용하여, W로 이루어지는 금속 충전재(7)를 컨택트 홀(5)을 매립하도록 두껍게 퇴적하여, 650℃, 30분의 열처리를 행하였다. 금속 질화물층(6a)은 W를 과잉되게 함유하는 조성비이기 때문에, 상기 열처리에 의해 금속 질화물층(6a)과 N형 도전층(2)의 계면에 있어서, 과잉의 W와 Si의 반응을 발생하여, 도 3의 (b)에 도시한 바와 같이 두께 약 15㎚의 WSi2막으로 이루어지는 금속 규화물층(8a)이 형성되고, 동시에 상기 금속 규화물층(8a)에 인접하는 금속 규화물층(6a)의 조성이 화학양론적으로 안정된 WN으로 변화한다.
이 때, N형 도전층(2)과 반응에 의해 형성된 WSi2막은, 제2 실시예에 있어서의 TiSi2막과 마찬가지로, 극히 안정된 구조가 된다. 제1, 제2 실시예와 동일한 테스트 샘플을 이용하여 내열성을 평가하였더니, 800℃의 열처리에 대해 충분한 내열성을 갖는 것이 확인되었다.
또한, 제3 실시예의 접속 구조를 실제 사용 상태의 반도체 장치에 이용하는 경우, 금속 배선(10)의 재료로서 Si를 함유하는 Al, 또는 Si와 Cu를 함유하는 Al을 이용하였지만, 상기 접속 구조의 내열성의 향상에 대응하여 실제 사용 상태에서의 반도체 장치의 대폭적인 신뢰성의 향상을 달성할 수 있었다.
이와 같이 안정된 접속 구조가 얻어진 이유는, 금속 질화물층(6a)과 금속 충전재(7)가 동종 금속 W을 갖고, 또한 WNx막(x < 1)으로 이루어지는 금속 질화물층(6a)에 함유되는 과잉된 W가 650℃ 이상의 온도에서의 열처리에 의해 N형 도전층(2)과 반응하여, 상기 N형 도전층(2)과 금속 질화물층(6a)의 계면에 WSi2로 이루어지는 금속 규화물층(8a)이 형성되고, 동시에 금속 규화물층(8a)에 인접하는 WNx(x < 1)로 이루어지는 금속 질화물층(6a)의 조성이, 화학양론적으로 안정된 WN으로 변화함으로써, 금속 충전재(7)로부터의 W의 확산이 상기 WN에 공통으로 함유되는 금속 원소 W에 의해 저지되고, 또한 N형 도전층(2)로부터의 Si의 확산이 WSi2에 공통적으로 함유되는 Si에 의해 저지되었기 때문이다.
또, 제3 실시예에 있어서는, WN막과 WSi2막과의 계면에서도 동종의 금속 원소 W를 공유하고 있기 때문에, 이 사이에서 성분 원소의 상호 확산을 일으킬 우려는 없다. 또한, 이와 같이 우수한 접속 특성이 얻어지는 WNx막의 조성 범위는, WNx막(x < 1)의 W와 N의 원자 조성비가 6:4보다도 W의 조성비가 큰 경우에 유효함을 알 수 있었다.
상기 제1 내지 제3 실시예에서는, P형 실리콘 기판(또는 실리콘 기판 상에 형성된 P웰 : 1)의 소자 영역에, N형 도전층(2)을 형성하는 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않는다. N형 실리콘 기판(또는 실리콘 기판 상에 형성된 N웰)의 소자 영역에 P형 도전층을 형성하는 경우에도 상기 제1 내지 제3 실시예가 동일하게 적용됨은 물론이다.
다음에, 도 4에 기초하여 본 발명의 제4 실시예에 대하여 설명한다. 제4 실시예에서는, 스택형 캐패시터를 이용한 1 트랜지스터형 DRAM 셀의 제조 공정에 있어서, MOS 트랜지스터의 소스와, 상기 MOS 트랜지스터이 위에 절연막을 통하여 적층되는 스택형 캐패시터의 축적 노드 전극을 접속하는 컨택트 홀에 대하여, 본 발명의 접속 구조를 이용한 예에 대하여 설명한다.
도 4에 도시한 바와 같이, P형 실리콘 기판(또는 실리콘 기판 상에 형성된 P웰 : 1)에서, 분리용의 트렌치를 매립하도록 SiO2막을 퇴적하여 실리콘 기판(1)의 표면을 평탄화함으로써, 소자 분리 영역(3)이 형성된다. 다음에 게이트 절연막(도시하지 않음)을 형성한 후, 메모리 셀 어레이의 워드선을 겸하는 게이트 전극을 상기 게이트 절연막 상에 형성하고, 이 게이트 전극을 마스크로 한 소자 영역에의 이온 주입에 의해, N채널형 MOS 트랜지스터의 소스·드레인 영역이 되는 N형 도전층(2)을 형성한다.
도 4에 있어서, 소자 분리 영역(3) 상의 배선의 단면은, 상기 게이트 전극과 동일 구조로 형성된 워드선의 일부를 나타내고 있다. 상기 게이트 전극은 게이트 산화막 상에 폴리실리콘(9)과 WSi2로 이루어지는 금속 규화물층(11)을 적층하고, 게이트 전극으로서 패턴 형성한 후, 전면(全面)을 덮도록 질화막(11)을 피복하여 에치백함으로써, 측면과 상면이 질화막(11)으로 피복된 구조로 한다.
다음에, 게이트 전극을 매립하도록, SiO2로 이루어지는 실리콘 산화막(4a)을 퇴적하고, 질화막(11)을 스토퍼로서 CMP 연마함으로써, 표면을 평탄화한다. 소스·드레인 영역(2)의 접속부에서의 실리콘 산화막(4a)을 제거하고, 제거 부분을 매립하도록 폴리실리콘(12)을 퇴적하고, 질화막(11)과 실리콘 산화막(4a)을 스토퍼로 하여 CMP 연마함으로써, 도전성의 폴리실리콘(12)으로 이루어지는 소스·드레인 영역(2)의 접속부를 형성한다.
이어서 전면(全面)에 절연막(4)을 퇴적하고, 도전성 폴리실리콘(12)에 이르는 제1 컨택트 홀을 형성한다. 또, 도 4의 중앙부에서의 상기 제1 컨택트 홀이 접속되지 않은 도전성 폴리실리콘(12)은 비트선과의 접속(도시하지 않음)에 사용된다.
다음에, 스퍼터법을 이용하여, WSi2로 이루어지는 금속 규화물층(8a)과, 화학양론적으로 안정된 원자 조성비 1:1인 WN으로 이루어지는 금속 질화물층(6)과, W로 이루어지는 금속 충전재(7)를 순차적으로 퇴적한다. 이 때, WSi2의 스퍼터는 텅스텐 실리사이드의 타겟을 이용하여, 압력 2mTorr의 아르곤 분위기 중에서 기판 온도 150℃로서 행하였다.
다음에, CMP 연마에 의해 절연막(4) 상에 퇴적된 금속 충전재(7)와, 금속 질화물층(6)과, 금속 규화물층(8a)를 제거하고, 제1 컨택트 홀의 내부를 채우는 본 발명의 접속 구조(7, 6, 8a)를 형성하였다.
다음에, SiO2로 이루어지는 절연막(13)을 퇴적하고, 이 절연막(13)에 상기 접속 구조(7, 6, 8a)에 이르는 제2 컨택트 홀을 상기 제1 컨택트 홀의 위에 중첩하여 형성하고, 전면에 스택형 캐패시터의 축적 노드 전극(14)이 되는 제1 내열성 금속막을 퇴적한다. 이 공정에서, 상기 축적 노드 전극(14)은 본 발명의 접속 구조(7, 6, 8a)와 상기 도전성 폴리실리콘(12)을 통하여, MOS 트랜지스터의 소스 영역인 N형 도전층(2)에 접속된다.
구체적으로는 제1 내열성 금속막에 의해 덮인 제2 컨택트 홀 내부가, SOG(Spin On Glass)막(도시하지 않음)으로 매립되어, 절연막(13) 상의 제1 내열성 금속막을 스토퍼로 하여 CMP 연마하여 표면을 평탄화함으로써, 상기 SOG막을 제2 컨택트 홀의 오목부에만 잔류시킨다. 이 오목부의 SOG막을 스택으로 하여 절연막(13)의 위에 노출된 제1 내열성 금속막을 에칭 제거함으로써, 제2 컨택트 홀의 내면을 덮는 제1 내열성 금속막으로 이루어지는 축적 노드 전극(14)을 형성한다.
이어서, 상기 SOG막을 제거한 후, 스택형 캐패시터의 유전막으로서 고 유전체막(15)을 스퍼터법을 이용하여 전면에 퇴적한다. 또한 스택형 캐패시터의 플레이트 전극(16)이 되는 제2 내열성 금속막을 패턴 형성함으로써, DRAM 메모리 셀의 구조를 완성한다.
상기 제4 실시예에서는, 이와 같이 메모리 셀의 구조가 완성된 후, 고 유전체막(15)의 전기적 특성을 향상시키기 위해, 750℃의 고온 열처리를 행하여 상기 고 유전체막(15)의 결정화를 촉진할 필요가 있다.
이 때, 제1 컨택트 홀의 금속 충전재로서 내열성이 우수한 W을 이용하여도, 배리어 메탈층으로서 종래의 TiN막 또는 TiW막을 이용하면, 600℃ 이상에서 도전성 폴리실리콘(12) 및 MOS 트랜지스터의 소스 영역(2)의 내부에 합금 반응이 수행되어, 리크 전류의 발생이나 단락 불량의 원인이 되기 때문에, 종래의 스택형 캐패시터의 유전막으로서 고 유전체막을 이용하는 것은 극히 곤란하였다.
그러나, W로 이루어지는 금속 충전재(7)와, WN으로 이루어지는 금속 질화물층(6)과, WSi2로 이루어지는 금속 금속 규화물층(8a)으로 구성되는 본 발명의 접속 구조를 이용하면, 내열성이 800℃ 이상에 이르기 때문에, 접속 구조 형성 후의 750℃의 고온 열처리에 충분히 견딜 수 있다. 이 때문에, 미소한 점유 면적으로 큰 축적 용량을 나타내는 고 유전체막을 구비한 스택형 캐패시터가 높은 수율로 얻어지게 되어, DRAM의 고집적화와 신뢰성의 향상에 크게 기여할 수 있었다.
또, 상기 고온 열처리에 있어서, 게이트 전극은 폴리실리콘(9)과 WSi2로 이루어지는 금속 규화물층(10)의 적층 구조로 이루어지고, 또한 캐패시터의 축적 노드 전극(14)과 플레이트 전극(16)을 구성하는 제1, 제2 내열성 금속막의 재료는 예를 들면 Ru막이 사용되기 때문에, 각각 상기 고온 열처리에 있어서 충분한 내열성이 확보된다.
다음에, 도 5에 기초하여 본 발명의 제5 실시예에 대하여 설명한다. 제5 실시예에서는, 논리 집적 회로에 있어서의 배선과의 접속 부분에 본 발명의 컨택트 홀을 채우는 접속 구조를 이용한 예에 대하여 설명한다.
도 5에 있어서, N형 실리콘 기판(또는 실리콘 기판 상에 형성된 N웰 : 1)의 소자 영역에, P채널형 MOS 트랜지스터의 소스·드레인 영역(2)을 형성하는 것, 또한 소자 분리 영역(3) 상의 배선의 단면은 실리콘 기판 상의 논리 게이트를 접속하는 배선의 일부인 것을 제외하고, 게이트 전극 등을 매립하도록, SiO2로 이루어지는 실리콘 산화막(4a)을 퇴적하고, 질화막(11)을 스토퍼로 하여CMP 연마함으로써 표면을 평탄화하는 공정까지는, 상기 제4 실시예와 동일하다.
다음에 전면(全面)에 SiO2로 이루어지는 절연막(4)을 퇴적하여, 도 5의 우측에 도시한 바와 같이, 실리콘 산화막(4a)과 절연막(4)에 P채널형 MOS 트랜지스터의 소스 또는 드레인 영역이 되는 P형 도전층(2)에 이르는 컨택트 홀을 형성한다. 또한, 상기 컨택트 홀의 상부에는 지면에 대하여 수직 방향으로 연장하는 매립 배선을 설치하기 위한 배선 홈이 더 형성된다.
또한, 도 5의 좌측에는, 소자 분리 영역(3) 상의 폴리실리콘(9)과 WSi2로 이루어지는 금속 규화물층(10)과의 적층 구조를, 실리콘 질화막(11)으로 피복함으로써 형성한 배선의 상부에, 상기 금속 규화물층(10)에 이르는 컨택트 홀을 설치하고, 이것에 접속하여, 지면에 수직한 제2 층의 배선 홈을 형성한 단면 구조가 도시되어 있다.
도 5에 도시한 바와 같이, 스퍼터법을 이용하여, 이들 컨택트 홀 및 배선 홈의 내부에, WSi2로 이루어지는 금속 규화물층(8a)과, 화학양론적으로 안정된 원자 조성비 1:1인 WN으로 이루어지는 금속 질화물층과, W로 이루어지는 금속 충전재(7)를 순차적으로 퇴적한다.
다음에, CMP 연마에 의해 절연막(4)의 위에 퇴적된 금속 충전재(7)와, 금속 질화물층(6)과, 금속 규화물층(8a)을 제거하고, 컨택트 홀 및 배선 홈의 내부를 채우는 본 발명의 접속 구조(7, 6, 8a)가, 상층의 홈 배선과 일체화된 것으로서 형성된다.
이 후, 도시하지 않았지만, SiO2로 이루어지는 절연막을 퇴적하고, 이 절연막에 상기 접속 구조(7, 6, 8a)에 이르는 컨택트 홀 및 배선 홈을 개구하고, 이들 내부를 TiN 또는 TiSi2로 이루어지는 종래의 배리어 메탈층 및 Si를 함유하는 Al, 또는 Si와 Cu를 함유하는 Al로 이루어지는 금속 배선으로 매립하는 공정을 거쳐 다층 배선을 형성한다.
논리 집적 회로의 다층 배선에 있어서, 통상 하층 배선은 더욱 미세하고, 따라서 전류 밀도도 최대가 된다. 특히 형상이 복잡하여 미세화의 요구로부터 접속 면적을 크게할 수 없는 컨택트 홀 내부의 접속 구조에서는 전류 집중을 일으키기 쉬워, 일렉트로 마이그레이션에 의한 배선 저항의 증가나 단선(段線) 불량의 원인이 되기 쉽다.
제5 실시예에서는, 이와 같이 불량 발생의 원인이 되는 하층 배선의 커택트 홀과 이것에 접속되는 홈 배선의 형성에, WSi2로 이루어지는 금속 규화물층(8a)과, 화학양론적으로 안정된 원자 조성비 1:1인 WN으로 이루어지는 금속 질화물층(6)과, W로 이루어지는 금속 충전재(7)를 채우는 본 발명의 접속 구조를 이용한 것이다.
따라서, 전류 밀도가 작은 상층 배선에 대해서는, 종래의 Al계의 배선 기술을 이용하고 있다. 제5 실시예에서 기술한 접속 구조를 이용함으로써, 하층 배선에 고밀도의 홈 배선을 이용한 고밀도 논리 집적 회로의 제조 수율과, 실제 사용 상태에서의 신뢰성을 대폭 향상시킬 수 있었다.
또, 본 발명은 상기 실시 형태에 한정되지는 않는다. 예를 들면 제4, 제5 실시예에 있어서, 제3 실시예에서 설명한 접속 구조를 적용함으로써, WSi2막의 스퍼터 공정을 생략할 수 있다. 이 때 도 4, 도 5에 있어서, WN으로 이루어지는 금속 질화물층(6)은 WNx막(x < 1)으로 이루어지고, WSi2로 이루어지는 금속 규화물층(8a)은 도 3의 (b)에 도시한 바와 같이, 컨택트 홀 저면의 폴리실리콘 또는 실리콘과 WNx막(x < 1)과의 계면에만 형성되게 된다.
또, 제5 실시예에서는, P채널형 MOS 트랜지스터를 이용하는 경우에 대하여 설명하였지만, 동일한 접속 구조가 N채널형 MOS 트랜지스터를 이용하여 형성될 수 있음은 물론이다. 그 외에 본 발명의 요지를 일탈하지 않는 범위에서 여러가지 변형하여 실시할 수 있다.
상술한 바와 같이, 컨택트 홀 내부를 충전하는 금속 접속 구조에 있어서, 금속 충전재와 실리콘과의 접속면 사이에 금속 충전재와 동종 금속을 공유하는 배리어 메탈층을 형성함으로써, 금속 충전재로부터의 금속의 확산이 상기 배리어 메탈층에 공통으로 함유되는 금속 원소에 의해 저지되고, 또한 실리콘으로부터의 Si의 확산이 배리어 메탈층과 실리콘 사이에 설치딘 금속 규화물층에 공통으로 함유되는 Si 원소에 의해 저지되기 때문에, 800℃의 고온 열처리에 견디는 고신뢰성의 접속 구조를 얻을 수 있다.
또한 본 발명의 응용으로서, 고 유전체막을 이용한 스택형 DRAM 메모리 셀의 제조 공정에 있어서, 본 발명의 접속 구조를 MOS 트랜지스터의 소스와 캐패시터의 축적 노드 전극과의 접속에 이용하면, 공정 후에 있어서의 고 유전체막의 결정화를 위한 고온 열처리를 충분히 행할 수 있기 때문에, 신뢰성이 높은 고집적도의 스택형 DRAM을 높은 수율로 제공할 수 있게 된다.

Claims (17)

  1. 반도체 기판 상에 형성된 도전층과, 상기 도전층 상에 형성된 제1 금속층과, 상기 제1 금속층 상에 형성된 제2 금속층을 구비하고, 상기 제1 금속층은 상기 제2 금속층의 성분으로 이루어지는 화합물인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 화합물은 금속 질화물인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 화합물을 구성하는 원자의 조성비는 화학양론적으로 약 1:1인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 화합물은 상기 제2 금속층을 구성하는 금속 원자와 동종의 금속 원자로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 금속층은 질화 텅스텐(tungsten nitride)이고, 상기 제2 금속층은 텅스텐으로 형성되거나, 또는 텅스텐-동, 텅스텐-티탄, 텅스텐-니오브(niobium) 등의 텅스텐을 주체로 하는 합금인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 기판과 상기 제1 금속층과의 사이에 제3 금속층이 형성되고, 상기 제3 금속층은 상기 반도체 기판의 성분으로 이루어지는 화합물인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 화합물은 금속 화합물인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 화합물은 상기 반도체 기판을 구성하는 원자와 동종의 원자로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 화합물은 상기 제1 금속층 및 상기 제2 금속층의 성분으로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상에 도전층을 형성하는 공정과, 상기 도전층 상에 제1 금속층을 형성하는 공정과, 상기 제1 금속층 상에 제2 금속층을 형성하는 공정을 포함하며, 상기 제1 금속층은 상기 제2 금속층의 성분으로 이루어지는 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 화합물은 금속 질화물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 화합물을 구성하는 2종류 원자의 원자 조성비가 화학양론적으로 약 1:1인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서, 상기 화합물은 상기 제2 금속층을 구성하는 금속 원자와 동종의 금속 원자로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제1 금속층은 질화 텅스텐(tungsten nitride)이고, 상기 제2 금속층은 텅스텐으로 형성되거나, 또는 텅스텐-동, 텅스텐-티탄, 텅스텐-니오브 등의 텅스텐을 주체로 하는 합금인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서, 상기 반도체 기판 상에 도전층을 형성하는 공정의 후에 상기 도전층의 표면에 제3 금속층을 형성하는 공정을 포함하며, 상기 제3 금속층은 상기 반도체 기판의 성분으로 이루어지는 화합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 화합물은, 상기 도전층의 표면에 제1 금속층을 형성하는 공정의 후에, 열처리함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 금속층은 질화 텅스텐이며, 그 원자 조성비는 금속 6에 대하여 질소가 4 이하의 비율인 것을 특징으로 하는 반도체 장치의 제조 방법.
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