KR20000004210A - 플래쉬 메모리 셀 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한 후, 소오스 및 드레인을 형성하여 플래쉬 메모리의 단위 셀들을 형성하고, 전체 구조 상부에 셀의 실링 유전체층(sealing dielectric layer)을 형성하는데, 본 발명은 플로팅 게이트의 데이터 보존 특성을 향상시키기 위하여, 단위 셀들을 포함한 전체 구조상부에 절연 특성이 우수한 산화막을 증착한 후, 평탄화막으로 보론 포스포러스 실리케이트 글라스(BPSG)막을 증착하기 전에 게터링(gettering) 특성이 우수한 포스포러스 실리케이트 글라스(PSG)막을 산화막 상에 형성하여 실링 유전체층을 형성한다.
Description
본 발명은 플래쉬 메모리 셀(flash memory cell)의 제조 방법에 관한 것으로, 특히 플로팅 게이트(floating gate)의 데이터 보존(data retention) 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
도 1은 종래의 스택 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(11) 상부에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14), 콘트롤 게이트(15) 및 반사 방지막(16)이 순차적으로 형성된 적층 구조를 만들고, 소오스/드레인 불순물 이온 주입 공정으로 소오스/드레인 접합부(17)를 형성하여 플래쉬 메모리의 단위 셀들 제조한다. 플래쉬 메모리 셀에 외부로부터 전압을 인가하기 위해 금속 배선을 형성하여야 하는데, 셀과 금속 배선과의 전기적 절연 및 셀을 보호하기 위해 실링 유전체층(sealing dielectric layer; 20)을 형성한다. 실링 유전체층(20)은 먼저 절연 특성이 우수한 CVD 산화막(18)을 증착한 후, 평탄화막으로 BPSG막(19)을 증착 하여 이루어진다.
콘트롤 게이트(15)는 전도성을 향상시키기 위해 폴리사이드(polycide) 구조가 널리 적용된다. CVD 산화막(18)으로는 MTO막이 주로 사용된다.
일반적으로, 플래쉬 메모리 장치는 플로팅 게이트의 전하 유무에 따라 프로그램 및 소거 상태가 규정된다. 상기와 같은 공정에 의해 형성된 플래쉬 메모리 셀의 플로팅 게이트(13)는 주위가 모두 절연물에 의해 감싸여져 있다. 즉, 상부의 유전체막(14)에 의해 콘트롤 게이트(15)와 절연되고, 하부의 터널 산화막(12)에 의해 반도체 기판(11)과 절연되며, 그 외의 부분은 실링 유전체층(20) 둘러싸여 있다. 그런데, 이 절연물을 통한 전하의 유실(loss)이 플래쉬 메모리 장치의 가장 큰 문제점으로 대두되고 있다. 최근에는 유전체막 및 터널 산화막의 특성이 개선되면서, 전하의 손실은 CVD 산화막(18)을 통해 이루어진다는 보고가 있다.
평탄화를 위해 사용되는 BPSG막(19) 내의 이동 전하(mobile charge) 및 포획 전하(trap charge)의 존재는 익히 알려져 있다(June 11-12, 1991, Effiong E. Ibok et.al, IEEE, VMIN Conference).
일반적으로, 도 1에 도시된 바와 같이, 실링 유전체층(20)은 하부층으로 MTO막과 같은 CVD 산화막(18)이 적용되고, 상부층으로는 평탄화 특성이 우수한 BPSG막(19)이 적용된다. 하부층으로 적용되는 CVD 산화막(18)은 BPSG막(19)과 플로팅 게이트(13) 사이의 절연 및 BPSG막(19)과 반도체 기판(11)과의 반응을 막는 장벽(barrier) 역할을 한다. 그런데, MTO와 같은 CVD 산화막(18)은 전기력(전압차)에 의한 절연 특성은 우수하지만, 확산에 의한 이동 전하 등의 출입을 막는데는 우수하지 못하다는 단점이 있어 상기한 역할을 만족스럽게 수행하지 못한다.
도 2(a) 및 도 2(b)는 종래의 실링 유전체층이 형성된 상태에서 체크 보드의 프로그램/소거 상태(A)와 24시간 경화후 독출(B)한 경우의 문턱 전압의 변화를 설명하기 위한 그래프이다. 도 2(a)는 실링 유전체층(20)에서 하부층(18)으로 MTO막의 두께가 1000Å일 경우이고, 도 2(b)는 MTO막의 두께가 2000Å일 경우이다. 그래프에서 알 수 있듯이 경화 전후에 문턱전압(VPX)이 심하게 변화된다. 이는 플로팅 게이트(13)내의 전하가 프로그램의 경우 손실되고, 소거의 경우 획득되어 정보를 정확하게 유지할 수 없다는 것을 나타낸다.
따라서, 본 발명은 플로팅 게이트의 데이터 보존 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 메모리 셀 제조 방법은 반도체 기판 상에 플래쉬 메모리의 단위 셀들을 형성하는 단계; 상기 단위 셀들을 포함한 전체 구조 상부에 CVD 산화막을 형성하는 단계; 상기 CVD 산화막 상에 PSG막을 형성하는 단계; 및 상기 CVD 산화막 상에 BPSG막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 스택 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 도 1의 실링 유전체층이 형성된 상태에서 체크 보드의 프로그램/소거 상태와 24시간 경화후 독출한 경우의 문턱 전압의 변화를 설명하기 위한 그래프.
도 3은 BPSG막의 인 농도에 따른 문턱 전압의 변화를 도시한 그래프.
도 4는 본 발명의 실시예에 따른 스택 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 5(a) 및 도 5(b)는 도 4의 실링 유전체층이 형성된 상태에서 체크 보드의 프로그램/소거 상태와 24시간 경화후 독출한 경우의 문턱 전압의 변화를 설명하기 위한 그래프.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 반도체 기판 12, 22 : 터널 산화막
13, 23 : 플로팅 게이트 14, 24 : 유전체막
15, 25 : 콘트롤 게이트 16, 26 : 반사 방지막
17, 27 : 소오스/드레인 접합부 18, 28 : CVD 산화막
19, 29 : BPSG막 20, 30 : 실링 유전체층
100: PSG막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 BPSG막의 인 농도에 따른 문턱 전압의 변화를 도시한 그래프로, 절연물의 성분이 데이터 보존 특성에 미치는 영향을 살펴보기 위한 것이다.
도시된 바와 같이, BPSG막내의 인 농도가 증가할수록 전하 손실에 의한 문턱 전압의 변화가 작아지므로, BPSG막내의 인 농도가 데이터 보존 특성에 중요한 역할을 한다. 즉, 절연물 내에서 발생되는 이동 전하가 플로팅 게이트에 저장된 음전하(negative charge)를 차폐하는 역할을 하게 되는데, 절연물내의 인 농도가 증가할수록 상기 현상에 대한 활성화 에너지(activation energy)를 증가시킨다. 이로 인해 절연물 내에서 발생되는 이동 전하가 플로팅 게이트에 저장된 음전하를 차폐하는 확률을 줄여주므로 전하 유지 특성이 좋아진다고 할 수 있다.
본 발명의 실시예는 이러한 원리를 이용한 것으로, 도 4를 참조하여 플래쉬 메모리 셀 제조 방법을 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 스택 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(21) 상부에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24), 콘트롤 게이트(25) 및 반사 방지막(26)이 순차적으로 형성된 적층 구조를 만들고, 소오스/드레인 불순물 이온 주입 공정으로 소오스/드레인 접합부(27)를 형성하여 플래쉬 메모리의 단위 셀들 제조한다. 플래쉬 메모리 셀에 외부로부터 전압을 인가하기 위해 금속 배선을 형성하여야 하는데, 셀과 금속 배선과의 전기적 절연 및 셀을 보호하기 위해 실링 유전체층(sealing dielectric layer; 30)을 형성한다. 실링 유전체층(30)은 먼저 절연 특성이 우수한 CVD 산화막(28)을 증착한 후, 종래와는 달리 CVD 산화막(28)상에 PSG막(100)을 형성하고, 이후 평탄화막으로 BPSG막(29)을 PSG막(100)상에 증착 하여 이루어진다.
콘트롤 게이트(25)는 전도성을 향상시키기 위해 폴리사이드(polycide) 구조가 널리 적용된다. CVD 산화막(28)으로는 MTO막이 주로 사용된다.
상기에서, CVD 산화막(28)은 300∼2000Å의 두께로 증착하며, PSG막(100)은 10wt% 이하의 인(P)이 함유된 것으로 300∼5000Å의 두께로 증착 한다. BPSG막(29)은 붕소(B)와 인(P)이 2/3의 농도비를 가지며, 500∼10000Å의 두께로 형성한다.
본 발명의 실시예에서 중요한 점은, 상기한 바와 같이, CVD 산화막(28)과 BPSG막(29) 사이에 PSG막(100)을 형성하는 것으로, PSG막(100)을 형성하므로 인하여 인(P)의 농도가 증가되어 데이터 보존 특성을 향상시키고(인 농도 증가에 관련된 데이터 보존 특성의 향상 원리는 도 3을 참조하여 설명됨), 또한 PSG막(100)은 게터링(gettering) 특성이 우수하기 때문에 실링 유전체막(30)상에 형성되는 금속 배선으로부터의 금속 이온(metallic ion)의 통과를 억제할 뿐만 아니라 하이드로겐(hydrogen) 등의 통과도 억제한다.
도 5(a) 및 도 5(b)는 본 발명의 실링 유전체층(30)이 형성된 상태에서 체크 보드의 프로그램/소거 상태(C)와 24시간 경화후 독출(D)한 경우의 문턱 전압의 변화를 설명하기 위한 그래프이다. 도 5(a)는 실링 유전체층(20)에서 하부층(28)으로 MTO막의 두께가 1000Å이고, PSG막(100)의 두께가 1000Å일 경우이고, 도 5(b)는 실링 유전체층(20)에서 하부층(28)으로 MTO막의 두께가 2000Å이고, PSG막(100)의 두께가 1000Å일 경우이다. 도 2(a) 및 도 2(b)를 참조하여 설명한 그래프와 비교해 볼 때, 본 발명의 실시예에 의한 그래프는 경화 전후에 문턱 전압(VPX)의 변화가 없어 아주 좋은 데이터 저장 특성을 가지고 있음을 알 수 있다.
상술한 바와 같이, 본 발명은 실링 유전체층으로 CVD 산화막과 BPSG막 사이에 PSG막을 삽입하므로써, 플로팅 게이트의 데이터 유지 특성을 향상시킬 수 있으며, 플래쉬 메모리 셀의 신뢰성과 생산성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판 상에 플래쉬 메모리의 단위 셀들을 형성하는 단계;상기 단위 셀들을 포함한 전체 구조 상부에 CVD 산화막을 형성하는 단계;상기 CVD 산화막 상에 PSG막을 형성하는 단계; 및상기 CVD 산화막 상에 BPSG막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 CVD 산화막은 300 내지 2000Å의 두께로 증착 되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 PSG막은 300 내지 5000Å의 두께로 증착 되어 10wt% 이하의 인이 함유된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 BPSG막은 붕소와 인이 2/3의 농도비를 가지며, 500 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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