KR20000003434A - 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법 - Google Patents

이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법 Download PDF

Info

Publication number
KR20000003434A
KR20000003434A KR1019980024676A KR19980024676A KR20000003434A KR 20000003434 A KR20000003434 A KR 20000003434A KR 1019980024676 A KR1019980024676 A KR 1019980024676A KR 19980024676 A KR19980024676 A KR 19980024676A KR 20000003434 A KR20000003434 A KR 20000003434A
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor device
film
mask
forming
Prior art date
Application number
KR1019980024676A
Other languages
English (en)
Inventor
민영홍
정진희
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980024676A priority Critical patent/KR20000003434A/ko
Publication of KR20000003434A publication Critical patent/KR20000003434A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 통상적인 포토마스크 공정을 두 번 사용함으로써 기존의 노광장비가 가지는 노광 한계를 극복하여 미세 패턴을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성 방법을 제공한다. 이와 같이 이루어지는 본 발명은, 패턴대상막 상에 제 1 극성의 감광막을 도포하여 제 1 마스크를 사용하여 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴을 베이크하는 단계; 상기 패턴대상막 및 경화된 상기 제 1 감광막 패턴 상에 상기 제 1 극성과 반대의 제 2 극성의 감광막을 도포하는 단계; 상기 제 1 마스크와 미스얼라인되는 제 2 마스크를 사용하여 제 2 극성의 제 2 감광막 패턴을 형성하는 단계; 및 상기 제 1 및 제 2 감광막 패턴을 사용하여 상기 패턴대상막을 식각하는 단계를 포함한다.

Description

이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 고집적소자의 미세 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 소자 고집적화에 따른 미세 콘택홀 형성은 패턴 크기의 축소로 노광장비에 대한 의존도가 더욱 높아지고 있다. 특히, 세대를 달리하거나 한계분해능 이상의 공정능력이 요구될 때는 그 해결책이 어려워지고 있다. 이를 해결하고자 포토리쏘그래피(Photolithography)공정중 도포(Coating) 공정과 노광공정기술을 이용하여 장비가 가지는 고유성능 이상의 분해능을 유도함으로써 차세대 소자개발에 필요한 미세패턴을 얻고 있다.
종래 포토리쏘그래피의 분해능 기술은 노광장비에 대한 의존성이 Rayleigh 방정식을 따르게 됨은 이미 잘 알려진 사실이다. (Rayleigh's equation : R = k * λ/N.A). 이 식에서 알 수가 있듯이, 파장 및 렌즈의 개구수(N.A)에 따라 한계해상능력이 나타나는데 대개 i-라인 공정은 콘택홀 기준으로 0.30μm이하는 충분한 공정여유도가 없어 비용상승요인을 숙지하고 있음에도 불구하고 DUV(deep-UV) 공정으로 소자를 개발하거나, 고가의 특수 마스크를 사용하고 있어 반도체 소자의 제조단가를 증가시키고 공정이 복잡해지는 문제점 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 통상적인 포토마스크 공정을 두 번 사용함으로써 기존의 노광장비가 가지는 노광한계를 극복하여 미세패턴을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 미세 패턴 형성 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
2, 22: 마스크 3: 양성감광막
4, 44: 감광부위 5,55: 미감광부위
6: 음성감광제 7: 절연막
상기 목적을 달성하기 위하여 본 발명은, 패턴대상막 상에 제 1 극성의 감광막을 도포하여 제 1 마스크를 사용하여 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴을 베이크하는 단계; 상기 패턴대상막 및 경화된 상기 제 1 감광막 패턴 상에 상기 제 1 극성과 반대의 제 2 극성의 감광막을 도포하는 단계; 상기 제 1 마스크와 미스얼라인되는 제 2 마스크를 사용하여 제 2 극성의 제 2 감광막 패턴을 형성하는 단계; 및 상기 제 1 및 제 2 감광막 패턴을 사용하여 상기 패턴대상막을 식각하는 단계를 포함한다.
또한, 본 발명의 상기 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 중첩되면서 상기 제 1 감광막 패턴 사이에 위치한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명은 양성감광제의 경우 빛을 받은 부분이 산(Acid)으로 변하여 현상액r에 용해되어 없어지고, 반대로 음성감광제의 경우는 빛을 받은 부분이 제거되지 않고 남아 있게된다는 사실을 이용한다. 이와 같은 두 감광제의 특성을 이용하여, 두 번째 노광시에는 첫 번째 노광영역과 빛을 받는 부분이 겹치게끔 의도적으로 미스얼라인을 줌으로써 미세 콘택홀을 형성한다.
이를 구체적으로 살펴보기 위하여, 도 1a 내지 도 1e를 참조하여 상세히 설명한다. 그리고 도면에서 도면부호 2, 22는 마스크, 3은 양성(positive) 감광막, 4는 감광부위, 5는 미감광부위, 6은 음성감광제, 7은 패턴이 형성될 절연막, 77은 절연막 패턴을 각각 나타낸다.
우선, 도 1a에서와 같이, 절연막(7) 상에 통상적인 양성감광막(3)을 도포후 노광을 시행하면, 빛에 의해 노출된 감광부위(4)는 산으로 변하여 현상시 제거되어 미감광부위(5)만이 상기 절연막(7) 상에 위치하게 된다.
이어서, 현상후 본 공정의 핵심인 2차 감광막 도포전에, 미감광부위(5)를 적어도 160∼180 ℃에서 베이크하여 도 1b와 같은 1차 패턴을 형성한다. 즉, 양성감광막으로 1차 패턴을 형성한다. 이 베이크 공정은 이후에 추가되는 노광 공정에서 상기 미감광부위(5)가 영향을 받지 않도록 하기 위함이다.
계속하여, 도 1c와 같이 음성감광제(6)를 전면에 도포하고 노광공정을 수행하게 되는데, 이때 사용되는 마스크(22)는 상기 1차 패턴시 사용된 마스크(2)와 어느정도 미스얼라인이 되도록 한다. 따라서, 미감광부위(55)와 감광부위(44)가 각각 위치하게 되는데, 상기 감광부위(44)가 상기 양성감광막(3)에 의해 형성된 미감광부위(5) 사이에 위치하도록 미스얼라인먼트가 조절되어야 한다.
도 1d는 상기 음성감광제(6)를 노광한 후 현상한 상태를 도시한 것으로, 상기 양성감광제(3)로 이루어진 1차 패턴사이에 상기 음성감광제(6)의 2차 패턴이 위치하게 되어 감광막 패턴사이의 실질적인 간격이 좁아짐을 알 수 있다.
도 1e는 상기 양성감광막에 의한 1차 패턴과 이와 중첩된 상기 음성감광막에 의한 2차 패턴이 하나의 패턴을 이룬 식각 마스크를 이용하여 상기 절연막(7)을 식각함으로써 노광장비의 한계패턴 보다 좁은 폭의 콘택홀이 형성되게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 즉, 본 실시예에 있어서도, 양성감광막과 음성감광막의 패턴 형성 공정이 반대로 될 수도 있다는 것은 통상의 지식을 가진 자에게 명백할 것이다.
상기와 같이 이루어지는 본 발명은 장비가 지닌 고유공정능력중의 하나인 분해능측면에서 그 한계점을 쉽게 극복할 수가 있어 원하는 크기의 패턴을 용이하게 얻을 수 있도록 하여, 미세 콘택홀을 가지는 반도체 소자의 집적도를 증가시키는 효과가 있다.

Claims (4)

  1. 패턴대상막 상에 제 1 극성의 감광막을 도포하여 제 1 마스크를 사용하여 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 베이크하는 단계;
    상기 패턴대상막 및 경화된 상기 제 1 감광막 패턴 상에 상기 제 1 극성과 반대의 제 2 극성의 감광막을 도포하는 단계;
    상기 제 1 마스크와 미스얼라인되는 제 2 마스크를 사용하여 제 2 극성의 제 2 감광막 패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 감광막 패턴을 사용하여 상기 패턴대상막을 식각하는 단계
    를 포함하여 이루어지는 반도체 소자의 미세패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 중첩되면서 상기 제 1 감광막 패턴 사이에 위치하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 극성의 감광막은 양성 감광막이고, 제 2 극성의 감광막은 음성 감광막인 것을 특징으로 하는 반도체 소자의 미세패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 베이크는 160∼180℃에서 이루어지는 것을 특징으로 하는 반도체 소자의 미세패턴 형성 방법.
KR1019980024676A 1998-06-29 1998-06-29 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법 KR20000003434A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980024676A KR20000003434A (ko) 1998-06-29 1998-06-29 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980024676A KR20000003434A (ko) 1998-06-29 1998-06-29 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20000003434A true KR20000003434A (ko) 2000-01-15

Family

ID=19541203

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024676A KR20000003434A (ko) 1998-06-29 1998-06-29 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20000003434A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100646986B1 (ko) * 2005-08-22 2006-11-23 엘지전자 주식회사 포토마스크 및 이를 이용한 노광 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100646986B1 (ko) * 2005-08-22 2006-11-23 엘지전자 주식회사 포토마스크 및 이를 이용한 노광 방법

Similar Documents

Publication Publication Date Title
KR0128828B1 (ko) 반도체 장치의 콘택홀 제조방법
JP4613364B2 (ja) レジストパタン形成方法
US6361928B1 (en) Method of defining a mask pattern for a photoresist layer in semiconductor fabrication
JPH05326358A (ja) 微細パターン形成方法
KR19980028362A (ko) 반도체소자의 미세 패턴 제조방법
KR20000003434A (ko) 이중코팅을 이용한 반도체 소자의 미세 콘택홀 형성 방법
KR100278917B1 (ko) 반도체 소자의 콘택 마스크 제조방법
KR100516747B1 (ko) 반도체소자의 미세패턴 형성방법
KR100861196B1 (ko) 반도체 소자의 패턴 형성 방법
KR20000045425A (ko) 반도체 소자의 미세패턴 형성방법
KR100261162B1 (ko) 반도체소자의 패터닝 방법
KR20040046702A (ko) 이중 노광을 이용한 반도체 소자의 미세 패턴 형성방법
KR101004513B1 (ko) 반도체소자의 콘택홀 형성방법
KR101034540B1 (ko) 위상 반전 마스크 제조 방법
KR100228341B1 (ko) 미세 패턴 형성을 위한 마스크 패턴 형성 방법
JPH0562894A (ja) 微細パターン形成方法
KR100310420B1 (ko) 감광막 형성방법
KR100220940B1 (ko) 반도체 소자의 미세패턴 제조방법
KR100369866B1 (ko) 반도체소자의미세콘택홀형성방법
KR100274751B1 (ko) 화학증폭형감광막패턴방법
KR100436771B1 (ko) 반도체소자의감광막패턴형성방법
KR20020030600A (ko) 감광막 콘택 홀 형성방법
KR101095043B1 (ko) 반도체 소자의 패턴 형성 방법
KR19980048210A (ko) 반도체 장치의 미세 패턴 형성 방법
KR20040013190A (ko) 반도체 장치의 패턴형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination