KR100861196B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴(Pattern) 형성 방법에 관한 것으로, 특히 투광부의 단축을 타겟(Target) 패턴의 장축 사이에 위치시킨 콘택홀 타입(Type)의 제 1 마스크를 사용한 제 1 노광 공정과 라인/스페이스(Line/space) 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용한 제 2 노광 공정의 이중 노광 방법에 의해 웨이퍼(Wafer) 상에 패턴을 형성함으로써, 기존의 장비를 사용하여 노광 한계를 극복할 수 있어 소자 형성 비용을 절감시키고, 소자분리막 및 랜딩 플러그(Landing plug) 형성 공정 시 충분한 패턴의 장축 길이를 확보함으로써 소자의 고집적도, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 패턴 형성 방법{Method for forming a pattern of semiconductor device}
도 1은 일반적인 노광 장치를 도시한 단면도.
도 2는 종래 패턴 형성 공정 시 사용되는 마스크를 도시한 평면도.
도 3a는 도 2의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰에서 형성된 소자분리막을 도시한 개략도.
도 3b는 도 2의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰에서 형성된 랜딩 플러그를 도시한 개략도.
도 4는 본 발명에서 형성하고자 하는 타겟 패턴을 도시한 평면도.
도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 공정 시 사용되는 제 1, 제 2 마스크를 각각 도시한 평면도.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 패턴을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 광원 12 : 광학 인테그레이터
13 : 컨덴싱 렌즈 14 : 블라인드
15 : 레티클 16 : 투영렌즈
17 : 입사동 18 : 웨이퍼
23 : 차광부 25 : 투광부
27 : 패턴의 단축 길이 29 : 패턴의 장축 길이
41 : 타겟 패턴 43 : 제 1 차광부
45 : 제 1 투광부 47 : 제 2 차광부
49 : 제 2 투광부 51 : 실제 패턴
본 발명은 반도체 소자의 패턴(Pattern) 형성 방법에 관한 것으로, 특히 투광부의 단축을 타겟(Target) 패턴의 장축 사이에 위치시킨 콘택홀 타입(Type)의 제 1 마스크를 사용한 제 1 노광 공정과 라인/스페이스(Line/space) 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용한 제 2 노광 공정의 이중 노광 방법에 의해 웨이퍼(Wafer) 상에 패턴을 형성하여 소자의 고집적도, 수율 및 신뢰성을 향상시키는 반도체 소자의 패턴 형성 방법에 관한 것이다.
도 1은 일반적인 노광 장치를 도시한 단면도이다.
도 1을 참조하면, 광을 방사하기 위한 광원(11), 상기 광원(11)에서 방사된 광을 점광원으로 변환하기 위한 광학 인테그레이터(Integrator)(12), 상기 점광원을 결상시키기 위한 컨덴싱 렌즈(Condensing lens)(13), 노광 영역을 조정하기 위한 블라인드(Blind)(14), 여러 가지 회로 패턴이 디자인(Design) 된 레티클(reticle)(15), 상기 점광원이 투영되는 투영렌즈(16), 상기의 점광원이 결 상되는 투영렌즈(16)의 입사동(17) 및 감광막이 도포되어 있고, 상기의 회로 패턴들이 전사되는 웨이퍼(18)로 구성된다.
여기서, 상기 인테그레이터(12)와 컨덴싱 렌즈(13) 사이에 차광막인 어퍼쳐(Aperture)(도시하지 않음)가 위치한다.
도 2는 종래 패턴 형성 공정 시 사용되는 마스크를 도시한 평면도이다.
그리고, 도 3a는 도 2의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰에서 형성된 소자분리막을 도시한 개략도이고, 도 3b는 도 2의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰에서 형성된 랜딩 플러그를 도시한 개략도이다.
도 2, 도 3a 및 도 3b를 참조하면, 차광부(23)와 투광부(25)를 갖는 한 개의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰에서 소자분리막 및 랜딩 플러그(Landing plug)를 형성하는 경우, 패턴의 단축 길이(27)를 확보하기 용이하나 패턴의 장축 길이(29)를 확보하기가 어려워 불안정함으로 쇼트닝(Shorting)(31)이 발생되거나 원하는 패턴의 장축 길이보다 더 길게 형성될 수 있다.
종래의 반도체 소자의 패턴 형성 방법은 한 개의 마스크를 사용한 노광 방법으로 KrF 100nm 디자인 룰(Design rule)에서 소자분리막 및 랜딩 플러그를 형성하는 경우, 패턴의 장축 길이를 확보하기 위해 레이아웃(Layout) 상에서 장축을 길게 가져가는 방법 또는 노광장비의 어퍼쳐를 변경하여 다이폴(Dipole)을 사용하는 방법이 있으나 이는 마스크 제작상의 한계가 있고 패턴간에 브릿지(Bridge)가 발생되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크를 사용한 제 1 노광 공정과 라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용한 제 2 노광 공정의 이중 노광 방법에 의해 웨이퍼 상에 패턴을 형성함으로써, 소자분리막 및 랜딩 플러그 형성 공정 시 충분한 패턴의 장축 길이를 확보하는 반도체 소자의 패턴 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명은,
웨이퍼 상에 식각 대상층을 형성하는 단계와,
투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크를 사용하여 상기 식각 대상층을 제 1 노광하는 단계와,
라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용하여 상기 식각 대상층을 제 2 노광하는 단계와,
상기 제 1, 제 2 노광된 식각 대상층을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공하는 것을 특징으로 한다.
그리고 본 발명은,
웨이퍼 상에 식각 대상층을 형성하는 단계와,
투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크와 라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 동시에 사용하여 상기 식각 대상층을 노광하는 단계와,
상기 노광된 식각 대상층을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는 투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크를 사용한 제 1 노광 공정과 라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용한 제 2 노광 공정의 이중 노광 방법에 의해 웨이퍼 상에 패턴을 형성함으로써, 기존의 장비를 사용하여 노광 한계를 극복할 수 있어 소자 형성 비용을 절감시키고, 소자분리막 및 랜딩 플러그 형성 공정 시 충분한 패턴의 장축 길이를 확보하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 4는 본 발명에서 형성하고자 하는 타겟 패턴을 도시한 평면도이다.
그리고, 도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성 공정 시 사용되는 제 1, 제 2 마스크를 각각 도시한 평면도이다.
이어, 도 6은 본 발명의 실시 예에 따른 반도체 소자의 패턴을 도시한 단면도이다.
도 5a, 도 5b 및 도 6을 참조하면, 본 발명에서 형성하고자 하는 타겟 패턴(41)을 형성하기 위해 먼저, 웨이퍼(도시하지 않음) 상에 도포된 감광막(도시하지 않음)을 콘택홀 타입의 제 1 차광부(43)와 제 1 투광부(45)를 갖는 제 1 마스크를 사용하여 제 1 노광한다. 이때, 상기 제 1 투광부(45)의 단축을 상기 타겟 패턴(41)의 장축 사이에 위치시킨다. 그리고, 상기 콘택홀 타입의 제 1 마스크는 셀(Cell) 피치(Pitch)가 라인/스페이스 타입의 마스크보다 2배이기 때문에 패터닝(Patterning) 측면에서의 기술적 어려움이 없으며, 패턴 크기를 작게 할수록 패턴의 장축 길이 확보가 용이하다.
그리고, 상기 감광막을 라인/스페이스 타입의 제 2 차광부(47)와 제 2 투광부(49)를 갖는 제 2 마스크를 사용하여 제 2 노광한다. 이때, 상기 제 2 차광부(47)를 상기 타겟 패턴(41)과 동일하게 위치시킨다.
이어, 상기 제 1, 제 2 노광된 감광막을 현상하여 도 6과 같은 실제 패턴(51)을 형성한다.
여기서, 패턴의 단축 길이 확보가 용이하고, 콘택홀 타입 마스크의 셀 피치가 크기 때문에 상기 타겟 패턴(41)의 장축 사이에 상기 제 1 투광부(45)의 단축이 위치한 콘택홀 타입의 마스크를 사용한 제 1 노광 공정에 의해 상기 실제 패턴(51)의 장축 길이 확보가 용이하다.
상술한 본 발명에 있어서, 상기 제 1, 제 2 마스크를 동시에 사용한 한 번의 노광 공정을 진행하여도 상기 실제 패턴(51)의 장축 길이를 용이하게 확보할 수 있다.
본 발명의 반도체 소자의 패턴 형성 방법은 투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크를 사용한 제 1 노광 공정과 라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용한 제 2 노광 공정의 이중 노광 방법에 의해 웨이퍼 상에 패턴을 형성함으로써, 기존의 장비를 사용하여 노광 한계를 극복할 수 있어 소자 형성 비용을 절감시키고, 소자분리막 및 랜딩 플러그 형성 공정 시 충분한 패턴의 장축 길이를 확보함으로써 소자의 고집적도, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 웨이퍼 상에 식각 대상층을 형성하는 단계와,
    투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크를 사용하여 상기 식각 대상층을 제 1 노광하는 단계와,
    라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 사용하여 상기 식각 대상층을 제 2 노광하는 단계와,
    상기 제 1, 제 2 노광된 식각 대상층을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 웨이퍼 상에 식각 대상층을 형성하는 단계와,
    투광부의 단축을 타겟 패턴의 장축 사이에 위치시킨 콘택홀 타입의 제 1 마스크와 라인/스페이스 타입의 차광부를 상기 타겟 패턴과 동일하게 위치시킨 제 2 마스크를 동시에 사용하여 상기 식각 대상층을 노광하는 단계와,
    상기 노광된 식각 대상층을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
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