KR20000002043A - Semiconductor capacitor and production method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터에 관한 것으로서, 보다 상세하게는 반도체 커패시터(Capacitor)를 다층으로 형성시킬 수 있는 반도체 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor capacitor manufacturing method and a semiconductor capacitor manufactured according to the present invention, and more particularly, to a semiconductor capacitor manufacturing method capable of forming a multilayered semiconductor capacitor (Capacitor) and a semiconductor capacitor manufactured accordingly.
일반적으로, 반도체소자의 구성요소 중 커패시터는 각각의 정보에 대한 전하를 축적하는 기억소자로 이용된다.In general, a capacitor among components of a semiconductor device is used as a memory device for accumulating charge for each information.
그리고 상기 커패시터의 용량은 그 표면적에 비례하기 때문에 최근의 반도체소자를 구성하는 커패시터는 그 표면적을 증가시키기 위하여 상기 커패시터의 하부전극물질층을 반구형으로 형성시키는 등의 여러 가지 방법을 적용하여 제조공정에 이용하고 있다.In addition, since the capacitance of the capacitor is proportional to its surface area, the capacitor constituting the semiconductor device has been applied to the manufacturing process by applying various methods such as forming a hemispherical lower electrode material layer of the capacitor to increase its surface area. I use it.
그러나 상기와 같은 노력에도 불구하고, 고집적화되어가는 최근의 반도체소자는 그 디자인룰(Design Rule) 또는 반도체소자 제조공정 상의 결함 등으로 인하여 상기 반도체소자를 구성하는 커패시터의 정전용량을 증가시키기에는 한계가 있었다.However, despite these efforts, recent semiconductor devices that are becoming highly integrated have limitations to increase the capacitance of capacitors constituting the semiconductor devices due to defects in design rules or semiconductor device manufacturing processes. there was.
즉, 상기 디자인룰이 미세화되어감에 따라 상기 커패시터를 형성시키기 위한 콘택홀(Contact Hole) 간의 미스얼라인마진(Miss Align Margin) 등의 확보가 용이하지 않아 상기 커패시터의 하부전극물질층의 형성시 상기 하부전극물질층이 부러지거나 또는 피팅(Pitting)현상 등이 발생되었다.That is, as the design rule becomes finer, miss alignment margin between contact holes for forming the capacitor is not easily secured, thereby forming the lower electrode material layer of the capacitor. The lower electrode material layer is broken or a fitting phenomenon occurs.
그리고 상기 커패시터의 하부전극물질층을 형성시킨 후, 상기 하부전극물질층을 반구형으로 형성시키는 공정의 수행시 상기 하부전극물질층의 간격이 협소한 관계로 인하여 상기 하부전극물질층이 서로 면접되는 상황 등이 빈번하게 발생하였다.After the lower electrode material layer of the capacitor is formed, the lower electrode material layers are interviewed with each other due to a narrow relationship between the lower electrode material layers during the process of forming the lower electrode material layers in a hemispherical shape. Etc. occurred frequently.
또한 상기 커패시터의 하부전극물질층을 10,000Å 정도의 두께로 형성시킴에 따라 상기 하부전극물질층의 에칭(Etching)시 그 프로파일(Profile)을 용이하게 제어할 수 없었다.In addition, since the lower electrode material layer of the capacitor was formed to a thickness of about 10,000 Å, its profile could not be easily controlled during etching of the lower electrode material layer.
따라서 종래의 반도체 커패시터는 그 디자인룰 또는 제조공정 등으로 인하여 그 용량을 증가시키기에는 한계가 있는 문제점이 지적되었다.Therefore, it has been pointed out that the conventional semiconductor capacitor has a limit to increase its capacity due to its design rule or manufacturing process.
본 발명의 목적은, 반도체 커패시터를 다층으로 형성시켜 그 용량을 증가시킴으로써 반도체소자의 신뢰도를 향상시키기 위한 반도체 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor capacitor manufacturing method for improving the reliability of a semiconductor device by forming a semiconductor capacitor in multiple layers and increasing its capacity, and a semiconductor capacitor manufactured accordingly.
도1 내지 도8는 본 발명의 반도체 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.1 to 8 are cross-sectional views showing one embodiment of a method of manufacturing a semiconductor capacitor of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
1 : 제1커패시터 2 : 제2커패시터1: first capacitor 2: 2nd capacitor
10 : 비트라인 12 : 반도체기판10: bit line 12: semiconductor substrate
14 : 제1절연막 16 : 제1콘택홀14: first insulating layer 16: first contact hole
18, 28 : 하부전극물질층 20, 30 : 유전물질층18, 28: lower electrode material layer 20, 30: dielectric material layer
22, 32 : 상부전극물질층 24 : 제2절연막22, 32: upper electrode material layer 24: second insulating film
26 : 제2콘택홀26: 2nd contact hole
상기 목적을 달성하기 위한 본 발명에 따른 반도체 커패시터 제조방법은, 비트라인을 포함하는 하부구조물이 형성된 반도체기판 상에 제1절연막을 형성시킨 후, 제1콘택홀이 형성되도록 상기 제1절연막을 제거시키는 단계; 상기 제1콘택홀 중에서 서로 인접하는 콘택홀은 회피시키는 패턴으로 제1커패시터의 하부전극물질층을 형성시키는 단계; 상기 하부전극물질층이 제1커패시터로 형성되도록 그 상부에 유전물질층 및 상부전극물질층을 순차적으로 형성시키는 단계; 상기 제1커패시터를 포함하는 반도체기판 상에 제2절연막을 형성시킨 후, 제2콘택홀이 형성되도록 상기 회피시킨 콘택홀 상의 제2절연막을 제거시키는 단계; 상기 제2콘택홀의 패턴 상에 제2커패시터의 하부전극물질층을 형성시키는 단계; 및 상기 하부전극물질층이 제2커패시터로 형성되도록 그 상부에 유전물질층 및 상부전극물질층을 순차적으로 형성시키는 단계를 구비하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor capacitor according to the present invention for achieving the above object, after forming a first insulating film on a semiconductor substrate on which a lower structure including a bit line is formed, the first insulating film is removed to form a first contact hole. Making a step; Forming a lower electrode material layer of the first capacitor in a pattern in which contact holes adjacent to each other among the first contact holes are avoided; Sequentially forming a dielectric material layer and an upper electrode material layer thereon such that the lower electrode material layer is formed of a first capacitor; Forming a second insulating film on the semiconductor substrate including the first capacitor, and then removing the second insulating film on the avoided contact hole so that a second contact hole is formed; Forming a lower electrode material layer of a second capacitor on the pattern of the second contact hole; And sequentially forming a dielectric material layer and an upper electrode material layer thereon such that the lower electrode material layer is formed of a second capacitor.
그리고 다층으로 이루어지는 커패시터를 형성시킬 수 있도록 상기 제1커패시터를 형성시키는 단계 및 제2커패시터를 형성시키는 단계를 반복하여 수행하는 것이 바람직하다.In addition, it is preferable to repeatedly perform the steps of forming the first capacitor and forming the second capacitor so as to form a multilayer capacitor.
상기 제1커패시터 및 제2커패시터의 하부전극물질층은 그 표면적이 확장되도록 그 표면을 반구형 또는 핀형 등의 다양한 형태로 형성시키는 것이 바람직하다.The lower electrode material layers of the first capacitor and the second capacitor are preferably formed in various shapes such as hemispherical shape or fin shape so that the surface area thereof is expanded.
상기 제1커패시터 및 제2커패시터를 구성할 수 있는 스토리지폴리막인 하부전극물질층 및 플레이트폴리막인 상부전극물질층은 폴리실리콘인 것이 바람직하다.Preferably, the lower electrode material layer, which is a storage poly film, and the upper electrode material layer, which is a plate poly film, may constitute the first capacitor and the second capacitor.
본 발명에 따른 반도체 커패시터는, 반도체기판 상의 콘택홀 중에서 서로 인접하는 콘택홀은 회피되도록 형성시킬 수 있는 제1커패시터 및 상기 제1커패시터 상측으로 제2커패시터가 형성되도록 상기 서로 인접하는 콘택홀이 회피되도록 형성시킨 제1커패시터 사이의 콘택홀에 형성시킬 수 있는 제2커패시터로 이루어지는 것을 특징으로 한다.The semiconductor capacitor according to the present invention avoids contact holes adjacent to each other such that a first capacitor and a second capacitor formed above the first capacitor are formed to avoid contact holes adjacent to each other among the contact holes on the semiconductor substrate. And a second capacitor capable of being formed in a contact hole between the first capacitors formed to be formed.
상기 반도체 커패시터는 제1커패시터 및 제2커패시터가 계속적으로 적층되는 것이 바람직하다.In the semiconductor capacitor, it is preferable that the first capacitor and the second capacitor are continuously stacked.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도1 내지 도8는 본 발명의 반도체 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.1 to 8 are cross-sectional views showing one embodiment of a method of manufacturing a semiconductor capacitor of the present invention.
여기서 도1 내지 도8은 본 발명의 반도체 커패시터를 제조하는 공정의 순서에 따른 상태를 나타내는 것으로써, 먼저 도1은 비트라인(Bit Line)(10) 등의 하부구조물이 형성된 반도체기판(12) 상에 제1절연막(14)을 형성시킨 후, 제1콘택홀(16)이 형성되도록 상기 제1절연막(14)을 제거시킨 상태를 나타내고 있다.1 to 8 show states according to the order of a process of manufacturing a semiconductor capacitor of the present invention, firstly, FIG. 1 shows a semiconductor substrate 12 having a substructure such as a bit line 10. After the first insulating film 14 is formed on the substrate, the first insulating film 14 is removed to form the first contact hole 16.
여기서 상기 제1절연막(14)은 반도체소자에 일반적으로 이용되고 있는 절연막인 산화막을 형성시킬 수 있다.The first insulating film 14 may form an oxide film, which is an insulating film generally used in semiconductor devices.
그리고 도2 내지 도4는 상기 제1콘택홀(16)을 포함하는 반도체기판(12) 상에 제1커패시터(1)로 형성시킬 수 있는 하부전극물질층(18)을 형성시킨 후, 상기 하부전극물질층(18)을 소정의 패턴으로 형성시키고, 상기 하부전극물질층(18)이 제1커패시터(1)로 형성되도록 상기 하부전극물질층(18) 상에 유전물질층(20) 및 상부전극물질층(22)을 순차적으로 형성시킨 상태를 나타내고 있다.2 to 4 illustrate a lower electrode material layer 18 that can be formed as a first capacitor 1 on the semiconductor substrate 12 including the first contact hole 16. The dielectric material layer 20 and the upper portion are formed on the lower electrode material layer 18 so that the electrode material layer 18 is formed in a predetermined pattern and the lower electrode material layer 18 is formed of the first capacitor 1. The state in which the electrode material layers 22 are sequentially formed is shown.
여기서 상기 제1커패시터(1)의 하부전극물질층(18)은 상기 제1콘택홀(16) 중에서 서로 인접하는 콘택홀은 회피시키는 패턴으로 형성시킬 수 있다.The lower electrode material layer 18 of the first capacitor 1 may be formed in a pattern to avoid contact holes adjacent to each other among the first contact holes 16.
즉, 도3에 도시된 바와 같이 상기 제1콘택홀(16) 중에서 하나 건너 하나가 반복되는 구조로 상기 제1커패시터(1)를 형성할 수 있도록 상기 하부전극물질층(18)을 형성시킬 수 있는 것이다.That is, as shown in FIG. 3, the lower electrode material layer 18 may be formed to form the first capacitor 1 in a structure in which one of the first contact holes 16 is repeated. It is.
또한 상기 하부전극물질층(18)의 표면적이 확장되도록 그 표면을 반구형 또는 핀(Pin)형 등의 다양한 형태로 형성시킨 후, 상기 제1커패시터(1)가 형성되도록 상기 하부전극물질층(18) 상에 유전물질층(20) 및 상부전극물질층(22)을 형성시킬 수 있다.In addition, after forming the surface of the lower electrode material layer 18 in various shapes such as hemispherical shape or fin shape to expand the surface area, the lower electrode material layer 18 to form the first capacitor 1. The dielectric material layer 20 and the upper electrode material layer 22 may be formed on the?
그리고 상기 제1커패시터(1)의 하부전극물질층(18)인 스토리지폴리막(Storage Poly Film) 및 상부전극물질층(22)인 플레이트폴리막(Plate Poly Film)은 폴리실리콘(Poly Silicon)으로 형성시킬 수 있다.The storage poly film, which is the lower electrode material layer 18 of the first capacitor 1, and the plate poly film, which is the upper electrode material layer 22, are made of polysilicon. Can be formed.
계속해서 도5 및 도6은 상기 제1커패시터(1)를 포함하는 반도체기판(12) 상에 제2절연막(24)을 형성시킨 후, 제2콘택홀(26)이 형성되도록 상기 제1커패시터(1)의 형성시 회피시킨 패턴 상의 상기 제2절연막(24)을 제거시킨 상태를 나타내고 있다.5 and 6, after forming the second insulating layer 24 on the semiconductor substrate 12 including the first capacitor 1, the first capacitor is formed so that the second contact hole 26 is formed. The state where the said 2nd insulating film 24 on the pattern avoided at the time of formation of (1) was removed is shown.
여기서 상기 제2절연막(24) 또한 상기의 제1절연막(14)과 동일한 산화막을 형성시킬 수 있다.The second insulating layer 24 may also be formed of the same oxide layer as the first insulating layer 14.
그리고 상기 제2콘택홀(26)은 도6에 도시된 바와 같이 제1커패시터(1)가 형성되지 않은 영역의 콘택홀 즉, 제1콘택홀(16)이 노출되도록 상기 제2절연막(24)을 제거시켜 형성시키는 것이다.As shown in FIG. 6, the second contact hole 26 may expose the contact hole in a region where the first capacitor 1 is not formed, that is, the first contact hole 16. It is formed by removing.
이어서 도7 내지 도8은 상기 제2콘택홀(26)의 패턴 상에 제2커패시터(2)의 하부전극물질층(28)을 형성시킨 후, 상기 하부전극물질층(28)이 제2커패시터(2)로 형성되도록 그 상부에 유전물질층(30) 및 상부전극물질층(32)을 순차적으로 형성시킨 상태를 나타내고 있다.7 to 8 illustrate that the lower electrode material layer 28 of the second capacitor 2 is formed on the pattern of the second contact hole 26, and then the lower electrode material layer 28 is formed of the second capacitor. The dielectric material layer 30 and the upper electrode material layer 32 are sequentially formed thereon so as to be formed as (2).
여기서 상기 제2커패시터(2)의 하부전극물질층(28) 및 상부전극물질층(32)은 상기의 제1커패시터(2)의 하부전극물질층(18) 및 상부전극물질층(22)과 동일한 폴리실리콘으로 형성시킬 수 있다.The lower electrode material layer 28 and the upper electrode material layer 32 of the second capacitor 2 may be formed of the lower electrode material layer 18 and the upper electrode material layer 22 of the first capacitor 2. It may be formed of the same polysilicon.
그리고 본 발명은 그 디자인룰을 적절히 고려할 때 상기의 제1커패시터(1)를 형성시키는 공정 및 제2커패시터(2)를 형성시키는 공정을 반복하여 수행함으로써 다층으로 이루어지는 반도체 커패시터를 형성시킬 수 있다.In the present invention, when the design rule is properly taken into consideration, the semiconductor capacitor having a multilayer structure can be formed by repeatedly performing the process of forming the first capacitor 1 and the process of forming the second capacitor 2.
이러한 구성으로 이루어지는 본 발명의 반도체 커패시터는 다층으로 형성시킴으로써 그 정전용량을 향상시킬 수 있다.The semiconductor capacitor of the present invention having such a configuration can be improved in capacitance by being formed in multiple layers.
즉, 본 발명은 상기 반도체 커패시터의 형성시 커패시터와 커패시터 사이의 공간을 활용하는 것으로써, 좁은 면적내에서도 원하는 정전용량을 가질 수 있는 커패시터를 형성시킬 수 있는 것이다.That is, the present invention utilizes the space between the capacitor and the capacitor when forming the semiconductor capacitor, thereby forming a capacitor having a desired capacitance even in a small area.
이에 따라 디자인룰이 미세화되어가는 최근의 반도체소자에 적극적으로 응용할 수 있다.Accordingly, the present invention can be actively applied to the recent semiconductor devices in which the design rule is miniaturized.
또한 본 발명의 반도체 커패시터는 인접하는 콘택홀은 서로 회피하는 패턴으로 형성시킬 수 있으므로 미스얼라인마진을 충분히 확보할 수 있다.In addition, in the semiconductor capacitor of the present invention, adjacent contact holes can be formed in a pattern that avoids each other, so that misalignment margin can be sufficiently secured.
따라서 상기의 미스얼라인마진을 충분히 확보함으로써 상기 커패시터의 하부전극물질층의 형성시 상기 하부전극물질층이 부러지거나 또는 피팅현상 등의 발생을 최소화시킬 수 있고, 상기 커패시터의 하부전극물질층을 형성시킨 후, 상기 하부전극물질층을 반구형 또는 핀형 등으로 형성시키는 공정이 수행시 상기 하부전극물질층의 간격이 협소한 관계로 인하여 서로 면접되는 상황 등의 발생을 최소화시킬 수 있다.Therefore, by sufficiently securing the misalignment margin, when the lower electrode material layer of the capacitor is formed, the lower electrode material layer may be broken or the occurrence of fitting may be minimized, and the lower electrode material layer of the capacitor may be formed. After the process of forming the lower electrode material layer into a hemispherical shape or a pin shape, the occurrence of a situation in which the lower electrode material layer is interviewed with each other due to the narrow relationship between the lower electrode material layers can be minimized.
그리고 상기 커패시터 즉, 제1커패시터 및 제2커패시터를 형성시키는 하부전극물질층의 두께를 종래 대비 절반이하로 낮출 수 있기 때문에 하부전극물질층의 에칭시 그 프로파일의 제어를 용이하게 수행할 수 있다.In addition, since the thickness of the lower electrode material layer forming the capacitor, that is, the first capacitor and the second capacitor, may be lowered to less than half as compared with the related art, the profile of the lower electrode material layer may be easily controlled when etching the lower electrode material layer.
즉, 본 발명은 단위셀당 커패시터가 차지하는 단위면적은 종래보다 확장되고, 그 두께는 낮출 수 있어 원하는 용량의 반도체 커패시터를 형성시킬 수 있다.That is, according to the present invention, the unit area occupied by the capacitor per unit cell is wider than the conventional one, and the thickness thereof can be lowered, thereby forming a semiconductor capacitor having a desired capacity.
따라서, 본 발명에 의하면 그 용량이 증가되는 반도체 커패시터를 형성시킬 수 있기 때문에 반도체소자의 신뢰도가 향상되는 효과가 있다.Therefore, according to the present invention, since the semiconductor capacitor whose capacity is increased can be formed, the reliability of the semiconductor device is improved.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.
Claims (6)
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| KR1019980022587A KR20000002043A (en) | 1998-06-16 | 1998-06-16 | Semiconductor capacitor and production method thereof |
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| KR1019980022587A KR20000002043A (en) | 1998-06-16 | 1998-06-16 | Semiconductor capacitor and production method thereof |
Publications (1)
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| KR1019980022587A KR20000002043A (en) | 1998-06-16 | 1998-06-16 | Semiconductor capacitor and production method thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100875648B1 (en) * | 2002-11-14 | 2008-12-26 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device |
| KR100878495B1 (en) * | 2002-12-16 | 2009-01-13 | 주식회사 하이닉스반도체 | Method of manufacutring capacitor for semiconductor device |
-
1998
- 1998-06-16 KR KR1019980022587A patent/KR20000002043A/en not_active Application Discontinuation
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| KR100875648B1 (en) * | 2002-11-14 | 2008-12-26 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device |
| KR100878495B1 (en) * | 2002-12-16 | 2009-01-13 | 주식회사 하이닉스반도체 | Method of manufacutring capacitor for semiconductor device |
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