KR20000061200A - Capacitor of semiconductor device and manufacturing method thereof - Google Patents

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KR20000061200A KR1019990010082A KR19990010082A KR20000061200A KR 20000061200 A KR20000061200 A KR 20000061200A KR 1019990010082 A KR1019990010082 A KR 1019990010082A KR 19990010082 A KR19990010082 A KR 19990010082A KR 20000061200 A KR20000061200 A KR 20000061200A
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백재학
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Abstract

PURPOSE: A capacitor of a semiconductor device and a fabrication method thereof are provided to improve capacitance without increasing the height of a storage electrode of the capacitor. CONSTITUTION: A capacitor includes a semiconductor substrate(21) on which field isolation layers(23) and gate electrodes(25) are selectively formed, and an interlayered dielectric layer(27) having buried contact holes(29) through which the semiconductor substrate(21) is exposed. The contact holes(29) are filled with a first polysilicon layer pattern(33) to be used as a storage electrode. In addition, a U-shaped second polysilicon layer pattern(43) is formed on both the dielectric layer(27) and the first polysilicon layer pattern(33). As a result, the storage electrode of the capacitor is composed of a first and a second polysilicon layer patterns(33,43). Accordingly, the height of the storage electrode keeps unchanged, however the capacitance of the capacitor is increased.

Description

반도체 소자의 커패시터 및 그 제조방법{Capacitor of semiconductor device and manufacturing method thereof}Capacitor of semiconductor device and manufacturing method thereof

본 발명은 반도체 소자의 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 커패시턴스를 증가시킬 수 있는 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly to a capacitor and a method of manufacturing the semiconductor device capable of increasing capacitance.

반도체 소자, 예컨대 DRAM(dynamic random acess memory)이 고집적화됨에 따라서 좁은 면적에 큰 용량의 커패시턴스를 구현하여야 한다. 이에 따라, 종래의 반도체 소자에서는 커패시터의 표면적을 크게 하기 위하여 스토리지 전극의 높이를 크게 하고 있다. 여기서, 종래의 반도체 소자를 설명한다.As semiconductor devices, for example, dynamic random access memory (DRAM) are highly integrated, a large capacitance must be implemented in a small area. Accordingly, in the conventional semiconductor device, the height of the storage electrode is increased to increase the surface area of the capacitor. Here, a conventional semiconductor element will be described.

도 1은 종래 기술에 의한 반도체 소자의 커패시터를 설명하기 위하여 도시한 평면도이고, 도 2 및 도 3은 각각 도 1에 도시한 반도체 소자의 커패시터를 설명하기 위한 단면도이다. 특히, 도 2는 도 1의 Y축에 따른 단면도이며, 도 3은 도 1의 x축에 따른 단면도이다.1 is a plan view illustrating a capacitor of a semiconductor device according to the prior art, and FIGS. 2 and 3 are cross-sectional views illustrating capacitors of the semiconductor device illustrated in FIG. 1, respectively. In particular, FIG. 2 is a cross-sectional view along the Y axis of FIG. 1, and FIG. 3 is a cross-sectional view along the x axis of FIG. 1.

구체적으로, 반도체 기판(1), 예컨대 실리콘 기판 상에 필드 절연막(3) 및 게이트 전극(5)이 형성되어 있다. 상기 필드 절연막(3) 및 게이트 전극(5) 상에는 층간 절연막(7)이 형성되어 있고, 상기 층간 절연막(7)에는 상기 반도체 기판(1)을 노출하는 매몰 콘택홀(9)이 형성되어 있다. 도 3에서는 층간 절연막(7)의 중간 부분에 비트라인 전극(11)이 형성되어 있다. 그리고, 종래의 반도체 소자의 커패시터에서는 상기 매몰 콘택홀(9)에 매립되는 스토리지 전극용 폴리실리콘막 패턴(13)이 두껍게 형성되어 커패시턴스를 증가시키게 되어 있다.Specifically, the field insulating film 3 and the gate electrode 5 are formed on the semiconductor substrate 1, for example, the silicon substrate. An interlayer insulating film 7 is formed on the field insulating film 3 and the gate electrode 5, and a buried contact hole 9 exposing the semiconductor substrate 1 is formed in the interlayer insulating film 7. In FIG. 3, the bit line electrode 11 is formed in the middle portion of the interlayer insulating film 7. In the capacitor of the conventional semiconductor device, the polysilicon film pattern 13 for the storage electrode embedded in the buried contact hole 9 is formed thick, thereby increasing the capacitance.

그런데, 종래의 반도체 소자의 커패시터에서는 스토리지 전극용 폴리실리콘막 패턴(13)의 높이가 높기 때문에 상기 스토리지 전극용 폴리실리콘막 패턴(13)을 형성하기 위한 식각공정 시간이 길어지고, 식각공정 자체도 안정하지 못한 단점이 있다. 더욱이, 상기 스토리지 전극용 폴리실리콘막 패턴(13)의 높이가 높아짐에 따라 셀 어레이부와 주변회로부간의 단차가 매우 커져 계속되는 공정이 어려운 문제점이 있다.However, in the capacitor of the conventional semiconductor device, since the height of the polysilicon film pattern 13 for the storage electrode is high, the etching process time for forming the polysilicon film pattern 13 for the storage electrode is long, and the etching process itself is also performed. It is not stable. In addition, as the height of the polysilicon layer pattern 13 for the storage electrode is increased, a step between the cell array unit and the peripheral circuit unit becomes very large, thereby making it difficult to continue the process.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결하면서 커패시턴스를 향상시킬 수 있는 반도체 소자의 커패시터를 제공하는 데 있다.Accordingly, the technical problem of the present invention is to provide a capacitor of a semiconductor device capable of improving capacitance while solving the above problems.

또한, 본 발명의 다른 기술적 과제는 상기 반도체 소자의 커패시터의 적합한 제조 방법을 제공하는 데 있다.In addition, another technical problem of the present invention is to provide a suitable manufacturing method of the capacitor of the semiconductor device.

도 1은 종래 기술에 의한 반도체 소자의 커패시터를 설명하기 위하여 도시한 평면도이다.1 is a plan view illustrating a capacitor of a semiconductor device according to the prior art.

도 2 및 도 3은 각각 도 1에 도시한 반도체 소자의 커패시터를 설명하기 위한 단면도이다.2 and 3 are cross-sectional views illustrating capacitors of the semiconductor device illustrated in FIG. 1, respectively.

도 4는 본 발명에 의한 반도체 소자의 커패시터를 설명하기 위하여 도시한 평면도이다.4 is a plan view illustrating the capacitor of the semiconductor device according to the present invention.

도 5 및 도 6은 각각 도 4에 도시한 반도체 소자의 커패시터를 설명하기 위한 단면도이다.5 and 6 are cross-sectional views illustrating capacitors of the semiconductor device illustrated in FIG. 4, respectively.

도 7 내지 도 12는 도 5에 도시한 본 발명의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.7 to 12 are cross-sectional views illustrating a method of manufacturing a capacitor of the semiconductor device of FIG. 5 shown in FIG. 5.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 커패시터는 반도체 기판을 노출하는 매몰 콘택홀을 갖는 층간 절연막과, 상기 매몰 콘택홀에 매몰되어 스토리지 전극용으로 이용되는 제1 폴리실리콘막 패턴과, 상기 층간 절연막 패턴 및 제1 폴리실리콘막 패턴 상에 형성된 U자형의 제2 폴리실리콘막 패턴을 구비하여 상기 제1 폴리실리콘막 패턴과 제2 폴리실리콘막 패턴으로 스토리지 전극을 구성한다.In order to achieve the above technical problem, a capacitor of a semiconductor device of the present invention includes an interlayer insulating film having an buried contact hole exposing a semiconductor substrate, a first polysilicon film pattern buried in the buried contact hole and used for a storage electrode; A storage electrode is formed of the first polysilicon layer pattern and the second polysilicon layer pattern by providing a U-shaped second polysilicon layer pattern formed on the interlayer insulating layer pattern and the first polysilicon layer pattern.

또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터 제조 방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 상기 반도체 기판을 노출하는 매몰 콘택홀을 형성하는 단계와, 상기 매몰 콘택홀에 매몰되는 스토리지 전극용 제1 폴리실리콘막 패턴을 형성하는 단계와, 상기 제1 폴리실리콘막 패턴 및 층간 절연막이 형성된 반도체 기판의 전면에 산화막을 형성하는 단계와, 상기 산화막을 패터닝하여 상기 제1 폴리실리콘막 패턴을 노출하는 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴이 형성된 반도체 기판의 전면에 스토리지 전극용 제2 폴리실리콘막을 형성하는 단계와, 상기 산화막 패턴 상에 형성된 제2 폴리실리콘막을 식각하여 상기 산화막 패턴에 의하여 제2 폴리실리콘막을 구분하는 단계와, 상기 산화막 패턴을 제거하여 스토리지 전극용으로 상기 제1 폴리실리콘막 패턴과 연결되는 U자형의 제2 폴리실리콘막 패턴을 형성하는 단계를 포함한다.In addition, in order to achieve the above another technical problem, a method of manufacturing a capacitor of a semiconductor device of the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate, and forming a buried contact hole for exposing the semiconductor substrate in the interlayer insulating film And forming a first polysilicon film pattern for the storage electrode buried in the buried contact hole, forming an oxide film on an entire surface of the semiconductor substrate on which the first polysilicon film pattern and the interlayer insulating film are formed, and the oxide film Forming an oxide pattern to expose the first polysilicon layer pattern, forming a second polysilicon layer for a storage electrode on an entire surface of the semiconductor substrate on which the oxide layer pattern is formed, and forming the oxide layer pattern on the oxide layer pattern The second polysilicon layer is etched to separate the second polysilicon layer by the oxide layer pattern. And step includes the step of forming a pattern second polysilicon film of the U-shape being connected to the first polysilicon film pattern by removing the oxide layer pattern for the storage electrode.

상기 제1 폴리실리콘막 패턴을 형성하는 단계는 상기 반도체 기판의 전면에 제1 폴리실리콘막을 형성하는 단계와, 상기 매몰 콘택홀에 매몰되도록 제1 폴리실리콘막을 에치백하는 단계로 이루어진다. 상기 산화막 패턴 상에 형성된 제2 폴리실리콘막의 식각은 화학기계적연마방법을 이용하여 수행할 수 있다.The forming of the first polysilicon layer pattern may include forming a first polysilicon layer on an entire surface of the semiconductor substrate and etching back the first polysilicon layer to be buried in the buried contact hole. The etching of the second polysilicon film formed on the oxide film pattern may be performed using a chemical mechanical polishing method.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 반도체 소자의 커패시터를 설명하기 위하여 도시한 평면도이과, 도 5 및 도 6은 각각 도 4에 도시한 반도체 소자의 커패시터를 설명하기 위한 단면도이다. 특히, 도 5는 도 4의 Y축에 따른 단면도이며, 도 6은 도 4의 x축에 따른 단면도이다.4 is a plan view illustrating the capacitor of the semiconductor device according to the present invention, and FIGS. 5 and 6 are cross-sectional views illustrating the capacitor of the semiconductor device shown in FIG. 4, respectively. In particular, FIG. 5 is a sectional view along the Y axis of FIG. 4, and FIG. 6 is a sectional view along the x axis of FIG. 4.

구체적으로, 반도체 기판(21), 예컨대 실리콘 기판 상에 필드 절연막(23) 및 게이트 전극(25)이 형성되어 있다. 상기 필드 절연막(23) 및 게이트 전극(25) 상에는 층간 절연막(27)이 형성되어 있고, 상기 층간 절연막(27)에는 상기 반도체 기판(21)을 노출하는 매몰 콘택홀(29)이 형성되어 있다. 도 3에서는 층간 절연막(27)의 중간 부분에 폴리실리콘막으로 비트라인 전극(45)이 형성되어 있다.Specifically, the field insulating film 23 and the gate electrode 25 are formed on the semiconductor substrate 21, for example, the silicon substrate. An interlayer insulating layer 27 is formed on the field insulating layer 23 and the gate electrode 25, and a buried contact hole 29 exposing the semiconductor substrate 21 is formed in the interlayer insulating layer 27. In FIG. 3, a bit line electrode 45 is formed of a polysilicon film in an intermediate portion of the interlayer insulating film 27.

특히, 본 발명의 반도체 장치의 커패시터에서는 상기 매몰 콘택홀(29)에 매몰되어 스토리지 전극용으로 이용되는 제1 폴리실리콘막 패턴(33)이 형성되어 있고, 상기 층간 절연막 패턴(27) 및 제1 폴리실리콘막 패턴(33) 상에 형성된 U자형의 제2 폴리실리콘막 패턴(43)이 형성되어 있다. 따라서, 상기 제1 폴리실리콘막 패턴(33)과 제2 폴리실리콘막 패턴(43)으로 스토리지 전극을 구성한다. 이렇게 스토리지 전극을 제1 폴리실리콘막 패턴(33)과 U자형의 제2 폴리실리콘막 패턴(43)으로 구성하면, 종래와 비교하여 동일한 스토리지 전극의 높이를 유지하면서도 U자형의 제2 폴리실리콘막 패턴(43)으로 인하여 종래보다 2배의 커패시턴스를 얻을 수 있다.Particularly, in the capacitor of the semiconductor device of the present invention, a first polysilicon film pattern 33 is buried in the buried contact hole 29 and used for a storage electrode, and the interlayer insulating film pattern 27 and the first layer are formed. A U-shaped second polysilicon film pattern 43 formed on the polysilicon film pattern 33 is formed. Accordingly, the storage electrode is formed of the first polysilicon film pattern 33 and the second polysilicon film pattern 43. When the storage electrode is composed of the first polysilicon film pattern 33 and the U-shaped second polysilicon film pattern 43, the second polysilicon film having a U shape while maintaining the same height of the storage electrode as compared with the conventional art Due to the pattern 43, twice as much capacitance as before can be obtained.

도 7 내지 도 12는 도 5에 도시한 본 발명의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.7 to 12 are cross-sectional views illustrating a method of manufacturing a capacitor of the semiconductor device of FIG. 5 shown in FIG. 5.

도 7을 참조하면, 필드 절연막(23) 및 게이트 전극(25)이 형성된 반도체 기판(21), 예컨대 실리콘 기판 상에 층간 절연막(27)을 형성한다. 이어서, 상기 층간 절연막(27)에 상기 반도체 기판(21)을 노출하는 매몰 콘택홀(29)을 형성한다. 다음에, 상기 매몰 콘택홀(29)이 형성된 반도체 기판(21)의 전면에 스토리지 전극용으로 제1 폴리실리콘막(31)을 형성한다.Referring to FIG. 7, an interlayer insulating layer 27 is formed on a semiconductor substrate 21 on which a field insulating film 23 and a gate electrode 25 are formed, for example, a silicon substrate. Subsequently, a buried contact hole 29 exposing the semiconductor substrate 21 is formed in the interlayer insulating layer 27. Next, the first polysilicon film 31 is formed on the entire surface of the semiconductor substrate 21 on which the buried contact hole 29 is formed for the storage electrode.

도 8을 참조하면, 상기 제1 폴리실리콘막(31)을 에치백하여 상기 매몰 콘택홀(29)에 매몰되고 상기 반도체 기판(21)과 연결되는 제1 폴리실리콘막 패턴(33)을 형성한다. 결과적으로, 상기 제1 폴리실리콘막 패턴(33)은 스토리지 전극으로 이용된다.Referring to FIG. 8, the first polysilicon layer 31 is etched back to form a first polysilicon layer pattern 33 embedded in the buried contact hole 29 and connected to the semiconductor substrate 21. . As a result, the first polysilicon layer pattern 33 is used as a storage electrode.

도 9를 참조하면, 상기 제1 폴리실리콘막 패턴(33) 및 층간 절연막(27)이 형성된 반도체 기판(21)의 전면에 산화막(35)을 형성한다. 이렇게 되면, 상기 제1 폴리실리콘막 패턴(33) 및 매몰 콘택홀(29) 상에 소정 두께로 산화막(35)이 형성된다. 다음에, 상기 산화막(35) 상에 사진공정을 이용하여 포토레지스트 패턴(37)을 형성한다.Referring to FIG. 9, an oxide film 35 is formed on the entire surface of the semiconductor substrate 21 on which the first polysilicon film pattern 33 and the interlayer insulating film 27 are formed. In this case, an oxide layer 35 is formed on the first polysilicon layer pattern 33 and the buried contact hole 29 to a predetermined thickness. Next, a photoresist pattern 37 is formed on the oxide film 35 using a photolithography process.

도 10을 참조하면, 상기 포토레지스트 패턴(37)을 마스크로 하여 상기 산화막(35)을 식각하여 패터닝함으로써 상기 제1 폴리실리콘막 패턴(33)을 노출하는 산화막 패턴(39)을 형성한다.Referring to FIG. 10, an oxide layer pattern 39 exposing the first polysilicon layer pattern 33 is formed by etching and patterning the oxide layer 35 using the photoresist pattern 37 as a mask.

도 11을 참조하면, 상기 산화막 패턴(39)이 형성된 반도체 기판(21)의 전면에 스토리지 전극용 제2 폴리실리콘막(41)을 형성한다. 이렇게 되면, 상기 산화막 패턴(39)을 둘러싸면서 상기 제1 폴리실리콘막 패턴(33) 및 층간 절연막(27) 상에 제2 폴리실리콘막(41)이 형성된다.Referring to FIG. 11, a second polysilicon layer 41 for a storage electrode is formed on the entire surface of the semiconductor substrate 21 on which the oxide layer pattern 39 is formed. In this case, a second polysilicon layer 41 is formed on the first polysilicon layer pattern 33 and the interlayer insulating layer 27 while surrounding the oxide layer pattern 39.

도 12를 참조하면, 상기 산화막 패턴(39) 상에 형성된 제2 폴리실리콘막(41)을 화학기계적연마방법(CMP법)으로 식각하여 상기 산화막 패턴(39)에 의하여 제2 폴리실리콘막(41)을 구분한다. 즉, 산화막 패턴(39)에 의하여 구분되는 U자형의 제2 폴리실리콘막(41)이 형성된다.Referring to FIG. 12, the second polysilicon film 41 formed on the oxide film pattern 39 is etched by a chemical mechanical polishing method (CMP method) to form the second polysilicon film 41 by the oxide film pattern 39. ). That is, the U-shaped second polysilicon film 41 divided by the oxide film pattern 39 is formed.

다음에, 도 5를 참조하면, 상기 산화막 패턴(39)을 제거하여 스토리지 전극용으로 상기 제1 폴리실리콘막 패턴(33)과 연결되는 U자형의 제2 폴리실리콘막 패턴(43)을 형성한다. 결과적으로, 상기 제1 폴리실리콘막 패턴(33)과 U자형의 제2 폴리실리콘막 패턴(43)으로 커패시터의 스토리지 전극을 구성한다. 이에 따라, 본 발명의 반도체 소자는 동일한 스토리지 전극의 높이를 유지하면서도 U자형의 제2 폴리실리콘막 패턴(43)으로 인하여 종래보다 2배의 커패시턴스를 얻을 수 있다.Next, referring to FIG. 5, the oxide pattern 39 is removed to form a U-shaped second polysilicon layer pattern 43 connected to the first polysilicon layer pattern 33 for a storage electrode. . As a result, the storage electrode of the capacitor is formed of the first polysilicon film pattern 33 and the second U-shaped polysilicon film pattern 43. Accordingly, the semiconductor device of the present invention can obtain twice the capacitance of the semiconductor device due to the U-shaped second polysilicon film pattern 43 while maintaining the same height of the storage electrode.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.

상술한 바와 같이 본 발명의 반도체 소자의 커패시터는 제1 폴리실리콘막 패턴과 U자형의 제2 폴리실리콘막 패턴으로 스토리지 전극을 구성함으로써 동일한 스토리지 전극의 높이를 유지하면서도 U자형의 제2 폴리실리콘막 패턴으로 인하여 종래보다 2배의 커패시턴스를 얻을 수 있다. 또한, 본 발명의 반도체 소자의 커패시터는 종래와 비교하여 안정된 공정으로 제조할 수 있다.As described above, the capacitor of the semiconductor device of the present invention is configured to form a storage electrode using a first polysilicon film pattern and a U-shaped second polysilicon film pattern to maintain the same height of the storage electrode, while maintaining a second U-shaped polysilicon film. Due to the pattern, twice the capacitance can be obtained. In addition, the capacitor of the semiconductor device of the present invention can be manufactured in a stable process compared with the conventional.

Claims (4)

반도체 기판을 노출하는 매몰 콘택홀을 갖는 층간 절연막;An interlayer insulating film having a buried contact hole exposing the semiconductor substrate; 상기 매몰 콘택홀에 매몰되어 스토리지 전극용으로 이용되는 제1 폴리실리콘막 패턴; 및A first polysilicon layer pattern buried in the buried contact hole and used for a storage electrode; And 상기 층간 절연막 패턴 및 제1 폴리실리콘막 패턴 상에 형성된 U자형의 제2 폴리실리콘막 패턴을 구비하여A second U-shaped polysilicon film pattern formed on the interlayer insulating film pattern and the first polysilicon film pattern 상기 제1 폴리실리콘막 패턴과 제2 폴리실리콘막 패턴으로 스토리지 전극을 구성하는 것을 특징으로 하는 반도체 소자의 커패시터.The storage device of claim 1, wherein the storage electrode is formed of the first polysilicon layer pattern and the second polysilicon layer pattern. 반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 상기 반도체 기판을 노출하는 매몰 콘택홀을 형성하는 단계;Forming a buried contact hole exposing the semiconductor substrate in the interlayer insulating film; 상기 매몰 콘택홀에 매몰되는 스토리지 전극용 제1 폴리실리콘막 패턴을 형성하는 단계;Forming a first polysilicon layer pattern for the storage electrode buried in the buried contact hole; 상기 제1 폴리실리콘막 패턴 및 층간 절연막이 형성된 반도체 기판의 전면에 산화막을 형성하는 단계;Forming an oxide film on an entire surface of the semiconductor substrate on which the first polysilicon film pattern and the interlayer insulating film are formed; 상기 산화막을 패터닝하여 상기 제1 폴리실리콘막 패턴을 노출하는 산화막 패턴을 형성하는 단계;Patterning the oxide film to form an oxide film pattern exposing the first polysilicon film pattern; 상기 산화막 패턴이 형성된 반도체 기판의 전면에 스토리지 전극용 제2 폴리실리콘막을 형성하는 단계;Forming a second polysilicon film for a storage electrode on an entire surface of the semiconductor substrate on which the oxide film pattern is formed; 상기 산화막 패턴 상에 형성된 제2 폴리실리콘막을 식각하여 상기 산화막 패턴에 의하여 제2 폴리실리콘막을 구분하는 단계; 및Etching a second polysilicon layer formed on the oxide layer pattern to classify the second polysilicon layer by the oxide layer pattern; And 상기 산화막 패턴을 제거하여 스토리지 전극용으로 상기 제1 폴리실리콘막 패턴과 연결되는 U자형의 제2 폴리실리콘막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Removing the oxide layer pattern to form a U-shaped second polysilicon layer pattern connected to the first polysilicon layer pattern for a storage electrode. 제2항에 있어서, 상기 제1 폴리실리콘막 패턴을 형성하는 단계는 상기 반도체 기판의 전면에 제1 폴리실리콘막을 형성하는 단계와, 상기 매몰 콘택홀에 매몰되도록 제1 폴리실리콘막을 에치백하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The method of claim 2, wherein the forming of the first polysilicon layer pattern comprises: forming a first polysilicon layer on an entire surface of the semiconductor substrate, and etching back the first polysilicon layer to be buried in the buried contact hole. Capacitor manufacturing method of a semiconductor device, characterized in that consisting of. 제2항에 있어서, 상기 산화막 패턴 상에 형성된 제2 폴리실리콘막의 식각은 화학기계적연마방법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The method of claim 2, wherein the etching of the second polysilicon layer formed on the oxide layer pattern is performed by using a chemical mechanical polishing method.
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